一种感测结构和非易失性存储器制造技术

本公开的实施例涉及感测结构和非易失性存储器。一种感测结构包括：读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合到读出放大器核并且被配置为耦合到负载；开关，其耦合在共源共栅晶体管的偏置电压节点和控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲，并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。

A sensing structure and nonvolatile memory

【技术实现步骤摘要】
一种感测结构和非易失性存储器
本技术一般涉及一种电子系统，并且在特定实施例中，涉及一种感测结构和非易失性存储器。
技术介绍
在诸如非易失性存储器(NVM)设备之类的存储器设备中，读出放大器通常用于通过测量与存储器单元相关联的电流来确定(读取)单元的状态(例如，0或1)。通常，读出放大器将与存储器单元相关联的电流与参考电流进行比较。这种电流的量级可以为几pA。通常，存储器设备通过使用多个读出放大器同时读取(并行地)由存储在所选择的存储器单元页面(例如，包含64至256个存储器单元)中的由逻辑值形成的字。通常，存储器设备包括要同时读取的每个存储器单元(例如，字或页)的读出放大器。在读取操作期间，读出放大器通常使其端子在预先确定的读取电压下保持接收测量电流和参考电流。例如，在包括用其浮栅金属氧化物半导体(MOS)晶体管实现的存储器单元的非易失性存储器设备中，读取电压用于偏置所选择的存储器单元以供读取，使得它们的MOS晶体管根据所存储的逻辑值是导电的或非导电的。在读出放大器的许多应用中需要精确控制感测电压。例如，在非易失性存储器设备中，感测电压应当维持在某个值，以便能够正确区分存储在所选择的存储器单元中的逻辑值，而不更改存储器单元的状态(即，而不会重写存储器单元)。当感测电压的值相对较低(例如，<1-2V)时，这可能尤其重要。为此，读出放大器通常配备有电压调节器，用于调节感测电压以限制相对于其期望值的可能变化。这种电压调节器的典型实现方式是具有以共源共栅配置的晶体管(例如，MOS类型的晶体管)。由于共源共栅驱动器是低阻抗驱动器，所以该结构允许在预充电阶段期间以相对较快的方式将读出放大器的端子预先加载到感测电压。共源共栅结构还允许位线与读出放大器的核的有效分离，即使当读出放大器耦合到具有高电容的负载(诸如非易失性存储器设备中的存储器单元列)时，其也允许正确操作。具体地，在具有固定控制的共源共栅配置(例如，栅极类型的共源共栅配置)中，通过(由与所有读出放大器共用的偏置级提供的)恒定值的偏置电压控制电压调节器的晶体管来调节感测电压。
技术实现思路
本公开的目的是提供一种感测结构和非易失性存储器，以至少部分地解决现有技术中存在的上述问题。根据一实施例，一种感测结构包括：读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合到读出放大器核并且被配置为耦合到负载；开关，其耦合在共源共栅晶体管的偏置电压节点和控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲，并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。其中所述控制电路被配置为基于所述开关两端的电压来调整所述第一晶体管的所述控制端子的所述电压。其中所述控制电路包括：第二晶体管，耦合在所述本地电容器的所述第二端子和所述参考端子之间；第三晶体管，耦合在所述第一晶体管的所述控制端子和所述参考端子之间；以及第一端子，被配置为接收第一电压，其中所述第一端子耦合到所述第二晶体管的控制端子并且耦合到所述第三晶体管的控制端子。其中所述控制电路还包括：第四晶体管，具有耦合到所述第一晶体管的所述控制端子的控制端子；第五晶体管，耦合在所述控制电路的电源端子和所述第四晶体管之间，所述第五晶体管具有耦合到所述偏置电压节点的控制端子；以及第六晶体管，耦合在所述控制电路的所述电源端子和所述第四晶体管之间，所述第六晶体管具有耦合到所述共源共栅晶体管的所述控制端子的控制端子。其中所述控制电路还包括：第七晶体管，耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第七晶体管具有耦合到所述第一端子的控制端子；以及第八晶体管，耦合在所述控制电路的所述电源端子和所述第六晶体管之间，所述第八晶体管具有耦合到所述第一端子的控制端子。其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管是NMOS晶体管，并且其中所述第七晶体管和所述第八晶体管是PMOS晶体管。其中所述控制电路还包括第九晶体管，所述第九晶体管耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第九晶体管具有被配置为接收第二偏置电压的控制端子，并且其中所述读出放大器核被配置为接收所述第二偏置电压。其中所述第四晶体管的所述控制端子耦合到所述第五晶体管的漏极端子。该感测结构还包括：第二开关，耦合在所述感测结构的电源端子和所述共源共栅晶体管之间；以及第三开关，耦合在所述第二开关和所述读出放大器核之间。该感测结构还包括被配置为在所述偏置电压节点处生成偏置电压的偏置级，其中所述偏置级包括：放大器，具有耦合到所述偏置级的所述输出的输出；公共电容器，耦合到所述偏置级的所述输出；以及第十晶体管，具有耦合到所述偏置级的所述输出的控制端子。其中所述共源共栅晶体管被配置为耦合到存储器单元作为所述负载。根据一实施例，一种非易失性存储器包括多个存储器单元，其按行和列布置；行解码器，其经由多个字线耦合到多个存储器单元；列解码器，其经由多个位线耦合到多个存储器单元；偏置级，其被配置为生成偏置电压；以及多个读出放大器，其中每个读出放大器包括读出放大器核，其被配置为将测量电流与参考电流进行比较；共源共栅晶体管，其耦合在读出放大器核和多个位线的一个位线之间；开关，其耦合在偏置级的输出和共源共栅晶体管的控制端子之间；本地电容器，其具有耦合到共源共栅晶体管的控制端子的第一端子；第一晶体管，其耦合在本地电容器的第二端子和参考端子之间；以及控制电路，其耦合到第一晶体管的控制端子，该控制电路被配置为将本地电容器与参考端子断开以在共源共栅晶体管的控制端子中产生电压过冲；并且在将本地电容器与参考端子断开之后，通过调整第一晶体管的控制端子的电压来限制或减少电压过冲。该非易失性存储器还包括控制器，所述控制器被配置为：接收读取请求；响应于所述读取请求，打开所述开关；以及使所述控制电路响应于所述读取请求而将所述本地电容器与所述参考端子断开。其中所述控制器使所述控制电路在打开所述开关的同时将所述本地电容器与所述参考端子断开。其中每个读出放大器还包括：第二开关，耦合在所述读出放大器的电源端子和所述共源共栅晶体管之间；以及第三开关，耦合在所述第二开关和所述读出放大器核之间，并且其中所述控制器还被配置为当所述开关被打开时，闭合所述第二开关。其中所述偏置级包括：放大器，具有耦合到所述偏置级的所述输出的输出；公共电容器，耦合到所述偏置级的所述输出；以及第十晶体管，具有耦合到所述偏置级的所述输出的控制端子。其中所述多个存储器单元中的每个存储器单元包括浮栅晶体管。本公开的实施例可以在保持低功耗的同时增加读取速度，还可以通过在预充电阶段期间将共源共栅本文档来自技高网...

【技术保护点】
1.一种感测结构，其特征在于，包括：/n读出放大器核，被配置为将测量电流与参考电流进行比较；/n共源共栅晶体管，耦合到所述读出放大器核并且被配置为耦合到负载；/n开关，耦合在所述共源共栅晶体管的偏置电压节点和控制端子之间；/n本地电容器，具有耦合到所述共源共栅晶体管的所述控制端子的第一端子；/n第一晶体管，耦合在所述本地电容器的第二端子和参考端子之间；以及/n控制电路，耦合到所述第一晶体管的控制端子，所述控制电路被配置为将所述本地电容器与所述参考端子断开，以在所述共源共栅晶体管的所述控制端子中产生电压过冲，并且在将所述本地电容器与所述参考端子断开之后，通过调整所述第一晶体管的所述控制端子的电压来限制或减少所述电压过冲。/n

【技术特征摘要】
20180816 US 16/104,0011.一种感测结构，其特征在于，包括：
读出放大器核，被配置为将测量电流与参考电流进行比较；
共源共栅晶体管，耦合到所述读出放大器核并且被配置为耦合到负载；
开关，耦合在所述共源共栅晶体管的偏置电压节点和控制端子之间；
本地电容器，具有耦合到所述共源共栅晶体管的所述控制端子的第一端子；
第一晶体管，耦合在所述本地电容器的第二端子和参考端子之间；以及
控制电路，耦合到所述第一晶体管的控制端子，所述控制电路被配置为将所述本地电容器与所述参考端子断开，以在所述共源共栅晶体管的所述控制端子中产生电压过冲，并且在将所述本地电容器与所述参考端子断开之后，通过调整所述第一晶体管的所述控制端子的电压来限制或减少所述电压过冲。


2.根据权利要求1所述的感测结构，其特征在于，其中所述控制电路被配置为基于所述开关两端的电压来调整所述第一晶体管的所述控制端子的所述电压。


3.根据权利要求1所述的感测结构，其特征在于，其中所述控制电路包括：
第二晶体管，耦合在所述本地电容器的所述第二端子和所述参考端子之间；
第三晶体管，耦合在所述第一晶体管的所述控制端子和所述参考端子之间；以及
第一端子，被配置为接收第一电压，其中所述第一端子耦合到所述第二晶体管的控制端子并且耦合到所述第三晶体管的控制端子。


4.根据权利要求3所述的感测结构，其特征在于，其中所述控制电路还包括：
第四晶体管，具有耦合到所述第一晶体管的所述控制端子的控制端子；
第五晶体管，耦合在所述控制电路的电源端子和所述第四晶体管之间，所述第五晶体管具有耦合到所述偏置电压节点的控制端子；以及
第六晶体管，耦合在所述控制电路的所述电源端子和所述第四晶体管之间，所述第六晶体管具有耦合到所述共源共栅晶体管的所述控制端子的控制端子。


5.根据权利要求4所述的感测结构，其特征在于，其中所述控制电路还包括：
第七晶体管，耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第七晶体管具有耦合到所述第一端子的控制端子；以及
第八晶体管，耦合在所述控制电路的所述电源端子和所述第六晶体管之间，所述第八晶体管具有耦合到所述第一端子的控制端子。


6.根据权利要求5所述的感测结构，其特征在于，其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管是NMOS晶体管，并且其中所述第七晶体管和所述第八晶体管是PMOS晶体管。


7.根据权利要求5所述的感测结构，其特征在于，其中所述控制电路还包括第九晶体管，所述第九晶体管耦合在所述控制电路的所述电源端子和所述第五晶体管之间，所述第九晶体管具有被配置为接收第二偏置电压的控制端子，并且其中所述读出放大器核被配置为接收所述第二偏置电压。


8.根据权利要求5所述的感测结构，其特征在于，其中所述第四晶体管的所述控制端子耦合到所述第五晶体管的漏极端子。

【专利技术属性】
技术研发人员：A·康特，L·基亚拉蒙特，A·R·M·里帕尼，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利;IT