【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2018年7月19日向韩国知识产权局递交的韩国专利申请第10-2018-0084293号的优先权，其全部公开内容通过引用合并在此。
本公开涉及半导体器件。
技术介绍
增加半导体器件密度的一种缩小技术涉及形成多栅晶体管，多栅极晶体管包括衬底上具有鳍或纳米线形状的多沟道有源图案(或硅体)以及在多沟道有源图案的表面上形成的栅极。由于这种多栅晶体管利用三维沟道，因此可以相对容易地进行缩小。另外，即使不增加多栅晶体管的栅长，也可以改善电流控制能力。此外，还可以有效地抑制沟道区的电位受漏极电压影响的短沟道效应(SCE)。
技术实现思路
本公开的各方面提供了一种具有增加元件集成度以及改进可靠性和性能的半导体器件。根据一些实施例，一种半导体器件包括衬底，衬底包括：衬底的N型金属氧化物半导体(NMOS)区中的第一鳍图案和第二鳍图案，第一鳍图案和第二鳍图案均沿第一方向纵向延伸，并且通过第一沟槽分开；以及衬底的P型金属氧化物半导体(PMOS)区中的第三鳍图案和第四...
【技术保护点】
1.一种半导体器件，包括：/n衬底，包括：所述衬底的N型金属氧化物半导体NMOS区中的第一鳍图案和第二鳍图案，所述第一鳍图案和所述第二鳍图案均沿第一方向纵向延伸，并且通过第一沟槽分开；以及所述衬底的P型金属氧化物半导体PMOS区中的第三鳍图案和第四鳍图案，所述第三鳍图案和所述第四鳍图案均与所述第一鳍图案和所述第二鳍图案中的相应鳍图案平行地沿所述第一方向纵向延伸，并且通过第二沟槽分开；/n所述第一沟槽中的第一隔离层；/n所述第二沟槽中的第二隔离层；/n第一栅电极，沿横切所述第一方向的第二方向纵向延伸并与所述第一鳍图案相交；/n第二栅电极，沿所述第二方向纵向延伸并与所述第二鳍图...
【技术特征摘要】
20180719 KR 10-2018-00842931.一种半导体器件，包括：
衬底，包括：所述衬底的N型金属氧化物半导体NMOS区中的第一鳍图案和第二鳍图案，所述第一鳍图案和所述第二鳍图案均沿第一方向纵向延伸，并且通过第一沟槽分开；以及所述衬底的P型金属氧化物半导体PMOS区中的第三鳍图案和第四鳍图案，所述第三鳍图案和所述第四鳍图案均与所述第一鳍图案和所述第二鳍图案中的相应鳍图案平行地沿所述第一方向纵向延伸，并且通过第二沟槽分开；
所述第一沟槽中的第一隔离层；
所述第二沟槽中的第二隔离层；
第一栅电极，沿横切所述第一方向的第二方向纵向延伸并与所述第一鳍图案相交；
第二栅电极，沿所述第二方向纵向延伸并与所述第二鳍图案相交；
第三栅电极，在所述第二隔离层上沿所述第二方向纵向延伸；以及
第四栅电极，在所述第二隔离层上沿所述第二方向纵向延伸，并与所述第三栅电极间隔开。
2.根据权利要求1所述的半导体器件，其中，所述第三栅电极和所述第四栅电极不设置在所述第三鳍图案的上表面和所述第四鳍图案的上表面上。
3.根据权利要求1所述的半导体器件，还包括：
第一栅间隔物，在所述第三栅电极的侧壁上并与所述第三鳍图案接触；以及
第二栅间隔物，在所述第四栅电极的侧壁上并与所述第四鳍图案接触。
4.根据权利要求3所述的半导体器件，其中，所述第一栅间隔物的至少一部分设置在所述第三鳍图案的上表面上，并且其中，所述第二栅间隔物的至少一部分设置在所述第四鳍图案的上表面上。
5.根据权利要求1所述的半导体器件，还包括：
第一栅间隔物，在所述第一栅电极的侧壁上并且不与所述第一隔离层重叠；以及
第二栅间隔物，在所述第二栅电极的侧壁上并且不与所述第一隔离层重叠。
6.根据权利要求1所述的半导体器件，其中，所述第一隔离层的上表面高于所述第一鳍图案的上表面和所述第二鳍图案的上表面，并且其中，所述第二隔离层的上表面低于所述第三鳍图案的上表面和所述第四鳍图案的上表面。
7.根据权利要求6所述的半导体器件，其中，所述第一隔离层的上表面高于所述第一栅电极的上表面或与所述第一栅电极的上表面处于相同高度。
8.根据权利要求1所述的半导体器件，其中，所述第一隔离层的上表面低于所述第一鳍图案的上表面和所述第二鳍图案的上表面，并且其中，所述第二隔离层的上表面低于所述第三鳍图案的上表面和所述第四鳍图案的上表面。
9.根据权利要求1所述的半导体器件，其中，所述第一沟槽的宽度小于所述第二沟槽的宽度。
10.根据权利要求1所述的半导体器件，其中，所述第一栅电极直接连接至所述第三栅电极，并且其中，所述第二栅电极直接连接至所述第四栅电极。
11.一种半导体器件，包括：
衬底，包括：所述衬底...
【专利技术属性】
技术研发人员：河承锡，朴敬美，宋炫昇，千健龙，河大元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR
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