一种碳化硅双侧深L形基区结构的MOSFET器件制造技术

本实用新型专利技术涉及一种碳化硅双侧深L形基区结构的MOSFET器件，该MOSFET器件包括：外延层；基区，位于所述外延层的两侧；漂移层，位于所述外延层和所述基区的下表面；衬底层，位于所述漂移层下表面；漏极，位于所述衬底层下表面；第一源区，位于所述基区的预设区域的上表面；第二源区，位于所述基区的其余区域的上表面；源极，位于所述第一源区和所述第二源区的上表面；栅介质层，位于所述外延层的上表面，且与所述基区连接；多晶硅层，位于所述栅介质层内表面；栅极，位于所述多晶硅层的上表面。本实用新型专利技术的这种MOSFET器件，通过改变P型基区的结构，在不增大器件元胞面积的情况下，降低了槽栅拐角的电场聚集，提高了器件的击穿电压。

【技术实现步骤摘要】
一种碳化硅双侧深L形基区结构的MOSFET器件
本技术属于微电子
，具体涉及一种碳化硅双侧深L形基区结构的MOSFET器件。
技术介绍
宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性，适合制作高温，高压，大功率，抗辐照的半导体器件。在功率电子领域中，功率MOSFET器件已被广泛应用，它具有栅极驱动简单，开关时间短等特点。在传统的槽栅结构MOSFET中，栅介质层拐角处电场集中导致栅介质层击穿，使得器件在低于额定击穿电压下发生击穿，严重影响到器件的正向阻断特性。
技术实现思路
为了解决现有技术中存在的上述问题，本技术提供了一种碳化硅双侧深L形基区结构的MOSFET器件。本技术要解决的技术问题通过以下技术方案实现：本技术的一个实施例提供了一种碳化硅双侧深L形基区结构的MOSFET器件，包括：外延层；基区，位于所述外延层的两侧；漂移层，位于所述外延层和所述基区的下表面；衬底层，位于所述漂移层下表面；漏极，位于所述衬底层下表面；第一源区，位于所述基区的预设区域的上表面；第二源区，位于所述基区的其余区域的上表面；源极，位于所述第一源区和所述第二源区的上表面；栅介质层，位于所述外延层的上表面，且与所述基区连接；多晶硅层，位于所述栅介质层内表面；栅极，位于所述多晶硅层的上表面。在本技术的一个实施例中，所述衬底层为N型掺杂的SiC衬底。r>在本技术的一个实施例中，所述衬底层的厚度为2～5μm。在本技术的一个实施例中，所述基区为截面为L形的P型基区。在本技术的一个实施例中，所述基区的掺杂元素均为B元素或者Al元素。在本技术的一个实施例中，所述B元素或者所述Al元素的掺杂浓度均为1×1017～3×1017/cm3。在本技术的一个实施例中，所述第一源区的掺杂元素为B元素或者Al元素。在本技术的一个实施例中，所述第二源区的掺杂元素为P元素或者N元素。在本技术的一个实施例中，所述源极和所述漏极的材料均为Ni/Ti/Ni/Ag叠层金属材料；所述栅极的材料为Al。与现有技术相比，本技术的有益效果：1、本技术通过改变P型基区的结构，在不增大器件元胞面积的情况下，降低了槽栅拐角电场聚集，提高了器件的击穿电压；2、本技术通过P型基区的结构，减小了栅漏之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散热要求；3、本技术通过深L形基区低掺杂浓度，且包含电流扩散层，使得深L形基区两侧的沟道均可以正常导电，并且通过深L形基区底部电场屏蔽作用提高器件的击穿电压。附图说明图1为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的截面结构示意图；图2为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的制备方法的流程示意图；图3为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的漂移层的截面结构示意图；图4为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的基区的截面结构示意图；图5为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的第一源区和第二源区的截面结构示意图；图6为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的沟槽的截面结构示意图；图7为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的外延层的截面结构示意图。具体实施方式下面结合具体实施例对本技术做进一步详细的描述，但本技术的实施方式不限于此。需要说明的是，本实施例中提到的“上”“下”“左”“右”为该MOSFET器件结构处于图示状态时的位置关系，“长”为该MOSFET器件结构处于图示状态时的横向尺寸，“厚”为该MOSFET器件结构处于图示状态时的纵向尺寸。实施例一请参见图1，图1为本技术实施例提供的一种碳化硅双侧深L形基区结构的MOSFET器件的截面结构示意图。一种碳化硅双侧深L形基区结构的MOSFET器件，包括：外延层101；基区102，位于外延层101的两侧；该基区102的下表面和外延层101的下表面位于同一水平方向，其厚度为外延层101的厚度与导电沟道的厚度之和。漂移层103，位于外延层101和基区102的下表面；衬底层104，位于漂移层103下表面；漏极105，位于衬底层104下表面；第一源区106，位于基区102的预设区域的上表面；第二源区107，位于基区102的其余区域的上表面；源极108，位于第一源区106和第二源区107的上表面；栅介质层109，位于外延层101的上表面，且与基区102连接；多晶硅层110，位于栅介质层109内表面；栅极111，位于多晶硅层110的上表面。进一步地，该衬底层104为N型掺杂的SiC衬底，该衬底层104的掺杂元素为P元素或者N元素，P元素或者N元素的掺杂浓度均为5×1018～1×1020/cm3，高掺杂的衬底层104可以减少器件的导通电阻，从而改善器件的性能。在一个具体实施例中，衬底层104的厚度为2～5μm。进一步地，漂移层103为N型SiC漂移层103，掺杂元素为P元素或者N元素，N型漂移层103掺杂P元素或者N元素的掺杂浓度均为1×1015～1×1016/cm3。该漂移层103主要是为了反向截至工作下承担漏极105电压，防止器件被击穿。在一个具体实施例中，该漂移层103的厚度为8～10μm。合适的厚度可以增大器件的导通电阻和击穿电压，使得器件的耐压性能增强。进一步地，外延层101为N型SiC外延层101，掺杂元素为P元素或者N元素，N型外延层101掺杂P元素或者N元素的掺杂浓度均为5×1016～1×1017/cm3。该N型外延层101主要用于改善器件的导通特性，降低导通电阻，较低浓度的掺杂会改善器件的栅漏电容增大，器件开关特性特化的问题。需要说明的是，槽栅指的是栅介质层109和栅极111形成的结构。进一步地，基区102为截面为L形的P型SiC基区102，该P型基区102的掺杂元素为B元素或者Al元素。在一个具体实施例中，P型基区102掺杂B元素或者Al元素的掺杂浓度为1×1017～3×1017/cm3，该P型基区102的最长长度比第一源区长度和第二源区长度之和多0.5～1μm，将两个P型基区延伸至槽栅结构的底部，在不增加额外连线的情况下，在槽栅底部增加N型外延层101，利用两个下延的P型基区102与N型漂移层103形成PN结耗尽区，改变槽栅底部的电本文档来自技高网...

【技术保护点】
1.一种碳化硅双侧深L形基区结构的MOSFET器件，其特征在于，包括：/n外延层；/n基区，位于所述外延层的两侧；/n漂移层，位于所述外延层和所述基区的下表面；/n衬底层，位于所述漂移层下表面；/n漏极，位于所述衬底层下表面；/n第一源区，位于所述基区的预设区域的上表面；/n第二源区，位于所述基区的其余区域的上表面；/n源极，位于所述第一源区和所述第二源区的上表面；/n栅介质层，位于所述外延层的上表面，且与所述基区连接；/n多晶硅层，位于所述栅介质层内表面；/n栅极，位于所述多晶硅层的上表面。/n

【技术特征摘要】
1.一种碳化硅双侧深L形基区结构的MOSFET器件，其特征在于，包括：
外延层；
基区，位于所述外延层的两侧；
漂移层，位于所述外延层和所述基区的下表面；
衬底层，位于所述漂移层下表面；
漏极，位于所述衬底层下表面；
第一源区，位于所述基区的预设区域的上表面；
第二源区，位于所述基区的其余区域的上表面；
源极，位于所述第一源区和所述第二源区的上表面；
栅介质层，位于所述外延层的上表面，且与所述基区连接；
多晶硅层，位于所述栅介质层内表面；
栅极，位于所述多晶硅层的上表面。


2.根据权利要求1所述的碳化硅双侧深L形基区结构的MOSFET器件，其特征在于，所述衬底层为N型掺杂的SiC衬底。


3.根据权利要求2所述的碳化硅双侧深L形基区结构的MOSFET器件，其特征在于，所述衬底层的厚度为2～5μm。


4.根据权利要求1所述的碳化硅双侧深L...

【专利技术属性】
技术研发人员：宋庆文，张玉明，白瑞杰，汤晓燕，吴勇，袁昊，韩超，
申请(专利权)人：西安电子科技大学芜湖研究院，
类型：新型
国别省市：安徽;34