高可靠性瞬态电压抑制器制造技术

本实用新型专利技术公开一种高可靠性瞬态电压抑制器，包括第一引线、第二引线和芯片，所述第一引线、第二引线各自的端部与芯片位于环氧绝缘体内，焊片嵌入引线端部的凹槽且焊片的厚度大于凹槽的深度；芯片包括硅基片，此硅基片包括垂直方向相邻的N型掺杂区、P型掺杂区，所述P型掺杂区四周具有一沟槽，N型掺杂区进一步包括垂直方向相邻的轻掺杂N型层、重掺杂N型层，所述P型掺杂区进一步包括垂直方向相邻的轻掺杂P型层、重掺杂P型层，所述轻掺杂N型层与轻掺杂P型层接触，所述重掺杂P型层、重掺杂N型层分别位于硅基片上表面和下表面。本实用新型专利技术具有更低的钳位电压，增强了器件的抗浪涌能力，正向通流能力可以更好满足保护需求。

High reliability transient voltage suppressor

The utility model discloses a high reliability transient voltage suppressor, which comprises a first lead, a second lead and a chip. The respective ends of the first lead and the second lead and the chip are located in the epoxy insulation body. The solder pad is embedded in the groove at the end of the lead and the thickness of the solder pad is greater than the depth of the groove. The chip comprises a silicon substrate, which comprises an adjacent n-type doping area and a p-type doping area in a vertical direction The p-type doping area further comprises a light doping n-type layer and a heavy doping n-type layer adjacent to the vertical direction, the p-type doping area further comprises a light doping p-type layer and a heavy doping p-type layer adjacent to the vertical direction, the light doping n-type layer contacts with the light doping p-type layer, and the heavy doping p-type layer and the heavy doping n-type layer are respectively located on the silicon base Upper and lower surfaces of the chip. The utility model has lower clamping voltage, enhances the anti surge ability of the device, and the forward current passing ability can better meet the protection requirements.

【技术实现步骤摘要】
高可靠性瞬态电压抑制器
本技术涉及一种半导体芯片，具体涉及一种高可靠性瞬态电压抑制器。
技术介绍
高可靠性瞬态电压抑制器是一种用于电路保护的二极管，英文缩写为TVS，所以也称为TVS二极管.工作时，TVS二极管与被保护器件在电路中并联，当电路中有峰值电压经过时，TVS二极管被反向击穿导通，使后续器件不受高压冲击，从而达到保护的目的。但是，一方面，现有高可靠性瞬态电压抑制器，抗浪涌能力受到器件尺寸和掺杂浓度影响，另一方面，芯片封装时定位相对较难且有短路现象；因此，如何在不改变浓度和器件尺寸下，增加抗浪涌能力和提高器件可靠性，成为本领域技术人员努力的方向。
技术实现思路
本技术提供一种高可靠性瞬态电压抑制器，该高可靠性瞬态电压抑制器在正常工作范围内，具有更低的钳位电压，增强了器件的抗浪涌能力，正向通流能力更好满足保护需求。为达到上述目的，本专利技术采用的技术方案是：一种高可靠性瞬态电压抑制器，包括第一引线、第二引线和芯片，所述第一引线、第二引线各自的端部与芯片位于环氧绝缘体内，所述第一引线、第二引线各自的端部具有一凹槽，此第一引线、第二引线各自端部分别与芯片的第一金属层、第二金属层之间通过焊片电连接，所述焊片嵌入引线端部的凹槽且焊片的厚度大于凹槽的深度；所述芯片进一步包括硅基片，此硅基片包括垂直方向相邻的N型掺杂区、P型掺杂区，所述P型掺杂区四周具有一沟槽，所述沟槽的表面覆盖有绝缘钝化保护层，此绝缘钝化保护层由沟槽底部延伸至P型掺杂区表面的边缘区域，所述P型掺杂区的上表面覆盖作为电极的第一金属层，所述N型掺杂区下表面覆盖作为另一个电极的第二金属层；所述N型掺杂区进一步包括垂直方向相邻的轻掺杂N型层、重掺杂N型层，所述P型掺杂区进一步包括垂直方向相邻的轻掺杂P型层、重掺杂P型层，所述轻掺杂N型层与轻掺杂P型层接触，所述重掺杂P型层、重掺杂N型层分别位于硅基片上表面和下表面，所述重掺杂N型层中心处具有一中掺杂P型子区，此中掺杂P型子区位于重掺杂N型层内，所述中掺杂P型子区和位于中掺杂P型子区周边的重掺杂N型层均与第二金属层电连接。上述技术方案中进一步改进的方案如下：1.上述方案中，所述重掺杂P型层的宽度与重掺杂N型层的宽度宽度比为10~25：100。2.上述方案中，所述重掺杂P型层厚度与重掺杂N型层厚度的厚度比为10：12~20。3.上述方案中，所述焊片的厚度与凹槽的深度的比值为10：（3~6）。由于上述技术方案运用，本专利技术与现有技术相比具有下列优点和效果：本技术高可靠性瞬态电压抑制器，其N型掺杂区进一步包括垂直方向相邻的轻掺杂N型层、重掺杂N型层，所述P型掺杂区进一步包括垂直方向相邻的轻掺杂P型层、重掺杂P型层，所述轻掺杂N型层与轻掺杂P型层接触，所述重掺杂P型层、重掺杂N型层分别位于硅基片上表面和下表面，所述重掺杂N型层中心处具有一中掺杂P型子区，此中掺杂P型子区位于重掺杂N型层内，所述中掺杂P型子区和位于中掺杂P型子区周边的重掺杂N型层均与第二金属层电连接，在正常工作范围内，具有更低的钳位电压，增强了器件的抗浪涌能力，正向通流能力可以更好满足保护需求；其次，其第一引线、第二引线各自的端部具有一凹槽，此第一引线、第二引线各自端部分别与芯片的第一金属层、第二金属层之间通过焊片电连接，焊片嵌入引线端部的凹槽且焊片的厚度大于凹槽的深度，焊片焊接时融化更均匀，避免芯片跑偏，以及防止挂桥引起的短路，提高了器件的可靠性。附图说明附图1为本技术高可靠性瞬态电压抑制器中芯片结构示意图；附图2为本技术高可靠性瞬态电压抑制器结构示意图。以上附图中：1、硅基片；2、N型掺杂区；3、P型掺杂区；4、沟槽；5、绝缘钝化保护层；6、第一金属层；7、第二金属层；8、轻掺杂N型层；9、重掺杂N型层；10、轻掺杂P型层；11、重掺杂P型层；12、中掺杂P型子区；13、第一引线；14、第二引线；15、芯片；16、凹槽；17、焊片；18、环氧绝缘体。具体实施方式下面结合附图及实施例对本技术作进一步描述：实施例1：一种高可靠性瞬态电压抑制器，包括第一引线13、第二引线14和芯片15，所述第一引线13、第二引线14各自的端部与芯片位于环氧绝缘体18内，所述第一引线13、第二引线14各自的端部具有一凹槽16，此第一引线13、第二引线14各自端部分别与芯片15的第一金属层6、第二金属层7之间通过焊片17电连接，所述焊片17嵌入引线端部的凹槽16且焊片17的厚度大于凹槽16的深度；所述芯片15进一步包括硅基片1，此硅基片1包括垂直方向相邻的N型掺杂区2、P型掺杂区3，所述P型掺杂区3四周具有一沟槽4，所述沟槽4的表面覆盖有绝缘钝化保护层5，此绝缘钝化保护层5由沟槽4底部延伸至P型掺杂区3表面的边缘区域，所述P型掺杂区3的上表面覆盖作为电极的第一金属层6，所述N型掺杂区2下表面覆盖作为另一个电极的第二金属层7；所述N型掺杂区2进一步包括垂直方向相邻的轻掺杂N型层8、重掺杂N型层9，所述P型掺杂区3进一步包括垂直方向相邻的轻掺杂P型层10、重掺杂P型层11，所述轻掺杂N型层8与轻掺杂P型层10接触，所述重掺杂P型层11、重掺杂N型层9分别位于硅基片1上表面和下表面，所述重掺杂N型层9中心处具有一中掺杂P型子区12，此中掺杂P型子区12位于重掺杂N型层9内，所述中掺杂P型子区12和位于中掺杂P型子区12周边的重掺杂N型层9均与第二金属层13电连接。上述重掺杂P型层11的宽度与重掺杂N型层9的宽度宽度比为12：100。上述重掺杂P型层11厚度与重掺杂N型层9厚度的厚度比为10：18。上述焊片17的厚度与凹槽16的深度的比值为10：5。实施例2：一种高可靠性瞬态电压抑制器，包括第一引线13、第二引线14和芯片15，所述第一引线13、第二引线14各自的端部与芯片位于环氧绝缘体18内，所述第一引线13、第二引线14各自的端部具有一凹槽16，此第一引线13、第二引线14各自端部分别与芯片15的第一金属层6、第二金属层7之间通过焊片17电连接，所述焊片17嵌入引线端部的凹槽16且焊片17的厚度大于凹槽16的深度；所述芯片15进一步包括硅基片1，此硅基片1包括垂直方向相邻的N型掺杂区2、P型掺杂区3，所述P型掺杂区3四周具有一沟槽4，所述沟槽4的表面覆盖有绝缘钝化保护层5，此绝缘钝化保护层5由沟槽4底部延伸至P型掺杂区3表面的边缘区域，所述P型掺杂区3的上表面覆盖作为电极的第一金属层6，所述N型掺杂区2下表面覆盖作为另一个电极的第二金属层7；所述N型掺杂区2进一步包括垂直方向相邻的轻掺杂N型层8、重掺杂N型层9，所述P型掺杂区3进一步包括垂直方向相邻的轻掺杂P型层10、重掺杂P型层11，所述轻掺杂N型层8与轻掺杂P型层10接触，所述重掺杂P型层11、重掺杂N型层9分别位于硅基片1上表面和下表面，所述重掺杂N型层9中心处具有一中掺杂P型子区12，此中掺杂本文档来自技高网...

【技术保护点】
1.一种高可靠性瞬态电压抑制器，其特征在于：包括第一引线（13）、第二引线（14）和芯片（15），所述第一引线（13）、第二引线（14）各自的端部与芯片位于环氧绝缘体（18）内，所述第一引线（13）、第二引线（14）各自的端部具有一凹槽（16），此第一引线（13）、第二引线（14）各自端部分别与芯片（15）的第一金属层（6）、第二金属层（7）之间通过焊片（17）电连接，所述焊片（17）嵌入引线端部的凹槽（16）且焊片（17）的厚度大于凹槽（16）的深度；/n所述芯片（15）进一步包括硅基片（1），此硅基片（1）包括垂直方向相邻的N型掺杂区（2）、P型掺杂区（3），所述P型掺杂区（3）四周具有一沟槽（4），所述沟槽（4）的表面覆盖有绝缘钝化保护层（5），此绝缘钝化保护层（5）由沟槽（4）底部延伸至P型掺杂区（3）表面的边缘区域，所述P型掺杂区（3）的上表面覆盖作为电极的第一金属层（6），所述N型掺杂区（2）下表面覆盖作为另一个电极的第二金属层（7）；/n所述N型掺杂区（2）进一步包括垂直方向相邻的轻掺杂N型层（8）、重掺杂N型层（9），所述P型掺杂区（3）进一步包括垂直方向相邻的轻掺杂P型层（10）、重掺杂P型层（11），所述轻掺杂N型层（8）与轻掺杂P型层（10）接触，所述重掺杂P型层（11）、重掺杂N型层（9）分别位于硅基片（1）上表面和下表面，所述重掺杂N型层（9）中心处具有一中掺杂P型子区（12），此中掺杂P型子区（12）位于重掺杂N型层（9）内，所述中掺杂P型子区（12）和位于中掺杂P型子区（12）周边的重掺杂N型层（9）均与所述第二金属层（7）电连接。/n...

【技术特征摘要】
1.一种高可靠性瞬态电压抑制器，其特征在于：包括第一引线（13）、第二引线（14）和芯片（15），所述第一引线（13）、第二引线（14）各自的端部与芯片位于环氧绝缘体（18）内，所述第一引线（13）、第二引线（14）各自的端部具有一凹槽（16），此第一引线（13）、第二引线（14）各自端部分别与芯片（15）的第一金属层（6）、第二金属层（7）之间通过焊片（17）电连接，所述焊片（17）嵌入引线端部的凹槽（16）且焊片（17）的厚度大于凹槽（16）的深度；
所述芯片（15）进一步包括硅基片（1），此硅基片（1）包括垂直方向相邻的N型掺杂区（2）、P型掺杂区（3），所述P型掺杂区（3）四周具有一沟槽（4），所述沟槽（4）的表面覆盖有绝缘钝化保护层（5），此绝缘钝化保护层（5）由沟槽（4）底部延伸至P型掺杂区（3）表面的边缘区域，所述P型掺杂区（3）的上表面覆盖作为电极的第一金属层（6），所述N型掺杂区（2）下表面覆盖作为另一个电极的第二金属层（7）；
所述N型掺杂区（2）进一步包括垂直方向相邻的轻掺杂N型层（8）、重...

【专利技术属性】
技术研发人员：廖兵，沈礼福，
申请(专利权)人：苏州达晶微电子有限公司，
类型：新型
国别省市：江苏;32