改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法技术

在改性SiC晶片(41)的制造方法(SiC晶片的表面处理方法)中，且于制造改性SiC晶片(41)的方法中进行以下的表面改性工序，其中，该改性SiC晶片(41)，处理形成外延层(42)之前的处理前SiC晶片(40)而将表面改性。也就是说，处理前SiC晶片(40)含有平行于(0001)面的位错即BPD、和TED，且以处理前SiC晶片(40)的表面的属BPD的部分在外延层(42)的形成时作为TED进行传播的比例变高的方式使表面的性质变化。

Manufacturing method of Modified SiC wafer, SiC wafer with epitaxial layer, manufacturing method and surface treatment method

In the manufacturing method (surface treatment method of SiC wafer) of the Modified SiC wafer (41), and in the manufacturing method of the Modified SiC wafer (41), the following surface modification process is carried out, wherein, the Modified SiC wafer (41) is treated to form the SiC wafer (40) before the treatment of the epitaxial layer (42), and the surface is modified. That is to say, the pre-treatment SiC wafer (40) contains dislocations parallel to (0001) plane, i.e. BPD, and Ted, and the properties of the surface are changed by the way that the BPD part of the surface of the pre-treatment SiC wafer (40) is increased as the ratio of Ted propagation when the epitaxial layer (42) is formed.

【技术实现步骤摘要】
【国外来华专利技术】改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法
本专利技术主要涉及一种BPD密度低的SiC晶片的制造方法。
技术介绍
BPD密度作为影响使用SiC晶片而制作的半导体元件的性能的值，早已周知。BPD是basalplanedislocation的缩称，且是指平行于SiC的(0001)面的位错即基面位错。于BPD密度高的情况下，半导体元件的通电容易劣化。专利文献1公开一种用以降低此BPD密度的方法。在专利文献1中，公开一种通过在惰性气体环境下加热使外延层生长之前的SiC基板而使SiC基板内部的BPD的尖端部变化为TED(threadingedgedislocation；刃状位错)的方法。同样地，公开一种对形成于SiC基板的外延层也同样通过在惰性气体环境下进行加热而使BPD的尖端部变化为TED的方法。在该SiC基板上进行外延生长的情况下，由于尖端部为TED，因此变得不是BPD而是TED在外延层传播。另外，TED不会对半导体元件的性能的劣化产生影响。因此，通过採用该方法，能使SiC基板的BPD密度降低。非专利文献1记载有与专利文献1同样地通过在氬气(惰性气体)环境下加热SiC基板，将SiC基板内部的BPD转换为TED，从而使BPD密度、及外延生长后的BPD密度降低。现有技术文献专利文献专利文献1：日本专利第5958949号公报非专利文献非专利文献1：「MitigationofBPDbyPre-EpigrowthHighTemperatureSubstrateAnnealing」,N.A.Mahadik,et.al.,MaterialsScienceForum,2016,Vol.858,pp233-236
技术实现思路
专利技术所要解决的技术问题其中，在专利文献1及非专利文献1中，记载有通过在SiC晶片(SiC基板)或外延层的内部将BPD转换为TED而使BPD降低的方法。然而，于该方法中，由于需要对SiC晶片或外延层的内部传送热，因此具有处理时间变长的倾向。本专利技术是鉴于以上的情状而完成，其主要的目的，在于提供一种当形成外延层时，用以在短时间内制作形成有BPD密度低的外延层的构成的SiC晶片的制造方法。解决问题所采用的技术方案及效果本专利技术所要解决的问题，诚如以上的说明，下面对用以解决此问题的手段及其功效进行说明。根据本专利技术的第一观点，提供一种改性SiC晶片的制造方法，于制造改性SiC晶片的制造方法中包含以下的表面改性工序，其中，该改性SiC晶片，对形成外延层之前的处理前SiC晶片进行处理而将表面改性。所述处理前SiC晶片的至少表面含有平行于(0001)面的位错即基面位错，且在所述表面改性工序中，以所述处理前SiC晶片的表面的所述基面位错在外延层的形成时作为刃状位错进行传播的比例变高的方式使所述处理前SiC晶片的表面的性质变化。由此，通过不是在处理前SiC晶片的内部而是使表面的性质变化而作为改性SiC晶片，且在该改性SiC晶片上使外延层生长，能使会造成半导体元件的性质劣化的BPD容易变化为不影响半导体元件的性能的TED。因此，能制作适合高性能的半导体元件的制造的改性SiC晶片。尤其是，通过不是在处理前SiC晶片的内部而是使表面的性质变化，能以较短的处理时间降低BPD。在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，在所述处理前SiC晶片的表面形成{1-100}系分子层台阶。由此，具有促进BPD的降低的可能性。在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，将所述处理前SiC晶片的表面产生的所述基面位错转换为刃状位错。在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，同时还对所述处理前SiC晶片进行平坦处理。由此，由于同时进行平坦化处理与表面改性处理，因此能缩短制造工序。在所述改性SiC晶片的制造方法中，优选通过进行所述表面改性工序，所述外延层的形成后的表面的算术平均粗糙度(Ra)成为1nm以下。由此，能一面改善表面粗糙度一面制作BPD密度低的SiC晶片，因此能制作更高性能的半导体元件。在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，在Si蒸气压力下加热所述处理前SiC晶片。由此，由于能将改性SiC晶片的表面形成为晶体缺陷少且分子性稳定的状态，因此与形成外延层的方法大致无关而能够形成表面平坦的外延层。根据本专利技术的第2观点，提供一种附有外延层的SiC晶片的制造方法，其进行外延层形成工序，在该外延层形成工序中，对使用所述改性SiC晶片的制造方法而被制造的改性SiC晶片形成所述外延层。另外，优选在所述附有外延层的SiC晶片的制造方法中，从所述基面位错朝刃状位错的转换率(％)，比对所述处理前SiC晶片进行化学机械抛光之后形成所述外延层的情况的转换率(％)高5％以上，其中，该从所述基面位错朝刃状位错的转换率(％)，通过对所述处理前SiC晶片进行所述表面改性工序而形成{1-100}系分子层台阶、及对所述改性SiC晶片进行所述外延层形成工序且于该形成的初始阶段减小所述基面位错的大小而被实现。另外，能实现具有相同特征的附有外延层的SiC晶片。另外，根据本专利技术的第3观点，提供一种以下构成的附有外延层的SiC晶片。也就是说，其包含SiC晶片、及形成于该SiC晶片的外延层。所述SiC晶片的表面含有平行于(0001)面的位错即基面位错。所述外延层的表面的所述基面位错的密度，是所述SiC晶片的表面的所述基面位错的密度的5％以下。通过以上构成，能实现BPD密度低的附有外延层的SiC晶片。优选在所述附有外延层的SiC晶片中，所述SiC晶片的所述外延层的表面的算术平均粗糙度(Ra)为1nm以下。由此，能一面改善表面粗糙度一面制作BPD密度低的SiC晶片，因此能制造更高性能的半导体元件。在所述附有外延层的SiC晶片中，优选设为以下的结构。也就是说，在所述SiC晶片上仅形成一层外延层。所述外延层的表面的BPD密度，是所述SiC晶片的表面的BPD密度的5％以下。由此，与专利文献1不同，即使于仅形成一层外延层的情况下，也能实现BPD密度低的附有外延层的SiC晶片。根据本专利技术的第4观点，提供一种以下的表面处理方法。也就是说，所述SiC晶片含有平行于(0001)面的位错即基面位错。另外，进行表面改性工序，于该表面改性工序中，以属所述基面位错的部分在外延层的形成时作为刃状位错进行传播的比例变高的方式使表面的性质变化。因此，通过不是在处理前SiC晶片的内部而是使表面的性质变化而作为改性SiC晶片，且在该改性SiC晶片上使外延层生长，能使会造成半导体元件的性质劣化的BPD容易变化为不影响半导体元件的性能的TED。由此，能制作适合高性能的半导体元件的制造的改性SiC晶片。尤其是，通过不是在处理前SiC晶片的内部而是使表面的性质变化，能够以较短的处理时间降低BPD。附图说明图1为说明在本专利技术的表面改性工序等中使用的高温真空炉的概要的图。图2为示意出示现有例的附有外延层的SiC晶片的制造工序的图。图3为示意出示本实施方式的附有外延层的SiC晶片的制造工序的图。图4为出示TED及BPD的位错的方向的图。图5为出示在SiC晶片上形成外延层时维持位错或位错变化的状况的图。图6为示意出示在Si蒸气压力下的本文档来自技高网...

【技术保护点】
1.一种改性SiC晶片的制造方法，是制造改性SiC晶片的方法，其中，该改性SiC晶片是对形成外延层之前的处理前SiC晶片进行处理而将表面改性者，该制造方法的特征在于：所述处理前SiC晶片的至少表面含有平行于(0001)面的位错即基面位错，且进行表面改性工序，在该表面改性工序中，以所述处理前SiC晶片的表面的所述基面位错在外延层的形成时作为刃状位错进行传播的比例变高的方式使所述处理前SiC晶片的表面的性质变化。

【技术特征摘要】
【国外来华专利技术】2017.03.22 JP 2017-055240;2017.10.31 JP 2017-210581.一种改性SiC晶片的制造方法，是制造改性SiC晶片的方法，其中，该改性SiC晶片是对形成外延层之前的处理前SiC晶片进行处理而将表面改性者，该制造方法的特征在于：所述处理前SiC晶片的至少表面含有平行于(0001)面的位错即基面位错，且进行表面改性工序，在该表面改性工序中，以所述处理前SiC晶片的表面的所述基面位错在外延层的形成时作为刃状位错进行传播的比例变高的方式使所述处理前SiC晶片的表面的性质变化。2.根据权利要求1的改性SiC晶片的制造方法，其中，在所述表面改性工序中，在所述处理前SiC晶片的表面形成{1-100}系分子层台阶。3.一种改性SiC晶片的制造方法，是制造改性SiC晶片的方法，其中，该改性SiC晶片是对形成外延层之前的处理前SiC晶片进行处理而将表面改性者，该制造方法的特征在于：所述处理前SiC晶片的至少表面含有平行于(0001)面的位错即基面位错，且进行表面改性工序，在该表面改性工序中，通过在所述处理前SiC晶片的表面形成{1-100}系分子层台阶而将表面改性。4.根据权利要求3的改性SiC晶片的制造方法，其中，在所述表面改性工序中，将所述处理前SiC晶片的表面产生的所述基面位错转换为刃状位错。5.根据权利要求4的改性SiC晶片的制造方法，其中，在所述表面改性工序中，同时还对所述处理前SiC晶片进行平坦处理。6.根据权利要求4的改性SiC晶片的制造方法，其中，通过进行所述表面改性工序，所述外延层的形成后的表面的算术平均粗糙度(Ra)成...

【专利技术属性】
技术研发人员：鸟见聪，须藤悠介，篠原正人，寺元阳次，坂口卓也，野上晓，北畠真，
申请(专利权)人：东洋炭素株式会社，
类型：发明
国别省市：日本,JP