器件制作用晶圆的制造方法技术

在器件制作用晶圆(43)的制造方法中，对在SiC晶圆(40)上形成有单晶SiC的外延层(41)的SiC外延晶圆(42)，进行使存在于该SiC外延晶圆(42)的外延层中的基面位错密度降低的基面位错密度降低工序，而制造为了制作半导体器件而使用的器件制作用晶圆(43)。在基面位错密度降低工序中，通过在为了降低基面位错密度而需要的既定时间内，不于SiC外延晶圆(42)上形成盖层，而是在Si蒸气压力下加热SiC外延晶圆(42)，一边抑制表面粗化一边降低基面位错密度。一边抑制表面粗化一边降低基面位错密度。一边抑制表面粗化一边降低基面位错密度。

【技术实现步骤摘要】
【国外来华专利技术】器件制作用晶圆的制造方法


[0001]本专利技术主要要涉及一种在SiC外延晶圆上进行基面位错密度降低工序而降低外延层中的基面位错密度的方法。

技术介绍

[0002]过往，已知在SiC外延晶圆中存在基面位错的情况下，使用SiC晶圆制作的半导体器件的通电性能容易劣化。专利文献1公开了一种用以降低此基面位错密度的方法。
[0003]专利文献1记载有以下的方法：通过在SiC外延晶圆上形成碳盖，且以例如高于1750℃且低于1875℃的温度进行加热，降低外延层中包含的基面位错密度。
[0004]另外，专利文献2中记载有以下的方法：通过在Si蒸气压力下加热将离子注入外延层的SiC外延晶圆，而进行离子的激活及表面的平坦化。
[0005]在非专利文献1中记载有在不形成碳盖的情况及形成碳盖的情况下比较表面粗糙度的结果。在非专利文献1中记载有通过形成碳盖而使晶圆的表面粗糙度降低的内容。
[0006][现有技术文献][0007][专利文献][0008]专利文献1：日本特表2017
‑
517138号公报
[0009]专利文献2：日本特开2014
‑
101238号公报
[0010][非专利文献][0011]非专利文献1：T.Kimoto et al,“碳化硅技术的基本概念”,2014年,Wiley
‑
IEEE Press,pp.201
‑
203

技术实现思路

[0012]专利技术所要解决的技术问题
[0013]在不形成盖层对SiC外延晶圆进行加热以降低基面位错密度的情况下，会产生表面粗化。然而，在如专利文献1或非专利文献1那样形成盖层的情况下，由于需要形成盖层的工序、及去除盖层的工序，因此处理所需的时间增加。另外，根据条件不同，存在即使形成盖层也不能防止表面粗化或盖层与外延层产生反应的可能。再者，专利文献2既未记载亦未提示有关降低基面位错密度的处理。
[0014]有鉴于此，本专利技术的主要目的，在于提供一种不形成盖层且一边抑制表面粗化一边降低SiC外延晶圆的基面位错密度的方法。
[0015]解决问题所使用的技术方案
[0016]本专利技术所欲解决的问题诚如上述，以下对用以解决该问题的手段及其功效进行说明。
[0017]根据本专利技术的观点，提供以下的器件制作用晶圆的制造方法。也就是说，在该制造方法中，对在SiC晶圆上形成有单晶SiC的外延层的SiC外延晶圆，进行使存在于该SiC外延晶圆的外延层中的基面位错密度降低的基面位错密度降低工序，而制造为了制作半导体器
件而使用的器件制作用晶圆。在所述基面位错密度降低工序中，通过在为了降低基面位错密度而需要的既定时间内，不在所述SiC外延晶圆上形成盖层，而是在Si蒸气压力下加热所述SiC外延晶圆，一边抑制表面粗化一边降低基面位错密度。
[0018]由此，由于在Si蒸气压力下加热SiC外延晶圆，不易产生表面粗化，因此在基面位错密度降低工序时不需要盖层。因此，能一边省却与盖层的形成及去除有关的工序一边抑制SiC外延晶圆的表面粗化。
[0019]所述器件制作用晶圆的制造方法中，优选採用如下的方法。也就是说，该器件制作用晶圆的制造方法，包含离子注入工序、及激活平坦化工序。在所述离子注入工序中，对所述SiC外延晶圆注入离子。在所述激活平坦化工序中，通过在Si蒸气压力下加热在所述离子注入工序中已注入了所述离子的所述SiC外延晶圆，激活该离子并将所述SiC外延晶圆的表面平坦化。所述基面位错密度降低工序，是与所述激活平坦化工序不同的工序。
[0020]由此，能在特别适合于去除基面位错的条件下进行基面位错密度降低工序。另外，在离子注入后通过在Si蒸气压力下加热而进行激活，即使在假定增加离子注入量或升高激活时的加热温度的情况下，也能抑制表面粗糙度的上升且改善电特性。
[0021]在所述器件制作用晶圆的制造方法中，优选在所述离子注入工序之前进行所述基面位错密度降低工序。
[0022]由此，由于在通过离子注入改变外延层的性质之前进行基面位错密度降低工序，因此能够更确实地去除基面位错。
[0023]在所述器件制作用晶圆的制造方法中，优选所述基面位错密度降低工序中的温度高于所述激活平坦化工序中的温度。
[0024]由此，能在相对较高的温度下进行基面位错密度降低工序，以充分降低基面位错密度。
[0025]在所述器件制作用晶圆的制造方法中，优选所述基面位错密度降低工序中的蚀刻速率慢于所述激活平坦化工序中的蚀刻速率。
[0026]由此，能在基面位错密度降低工序中防止过剩地去除SiC外延晶圆的外延层。
[0027]在所述器件制作用晶圆的制造方法中，优选採用如下的方法。也就是说，包含将离子注入所述SiC外延晶圆的离子注入工序。在所述离子注入工序之后进行所述基面位错密度降低工序。在所述基面位错密度降低工序中，进一步激活在所述离子注入工序中注入的所述离子，并且将所述SiC外延晶圆的表面平坦化。
[0028]由此，能够减少工序数。另外，通过在离子注入后在Si蒸气压力下加热而进行激活，即使在假定增加离子注入量或升高激活时的加热温度的情况下，也能抑制表面粗糙度的上升且改善电特性。
[0029]在所述器件制作用晶圆的制造方法中，优选所述SiC外延晶圆，相对于＜11
‑
20＞方向或＜1
‑
100＞方向具有4度以下的偏移角。
[0030]由此，能更确实地抑制离子激活时的表面粗糙度的上升。
[0031]在所述器件制作用晶圆的制造方法中，优选所述基面位错密度降低工序中的温度为1950℃以上且2200℃以下。
[0032]由此，能够充分降低基面位错密度。
[0033]在所述器件制作用晶圆的制造方法中，优选在进行所述基面位错密度降低工序之
后且所述器件制作用晶圆的表面粗糙度(Ra)为0.4nm以下的处理环境及处理时间内，进行该基面位错密度降低工序。
[0034]由此，由于不会在器件制作用晶圆上产生阶梯束(step bunching)的可能性高，因此能制造高品质的器件制作用晶圆。
[0035]在所述器件制作用晶圆的制造方法中，优选通过所述基面位错密度降低工序，所述SiC外延晶圆的外延层中的基面位错密度降低97％以上。
[0036]由此，能制造基面位错非常少的器件制作用晶圆。
附图说明
[0037]图1是说明本专利技术的基面位错密度降低工序等中使用的高温真空炉的概要的图；
[0038]图2是示意显示对本实施方式的晶圆进行的处理的图；
[0039]图3是显示TED及BPD的位错方向的图；
[0040]图4是以1800℃进行基面位错密度降低工序时的PL成像方法的测量结果的放大图；
[0041]图5是以1900℃进行基面位错密度降低工序时的PL成像方法的测量结果的放大图；
[0042]图6是以2000℃本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种器件制作用晶圆的制造方法，是对在SiC晶圆上形成有单晶SiC的外延层的SiC外延晶圆，进行使存在于该SiC外延晶圆的外延层中的基面位错密度降低的基面位错密度降低工序，而制造为了制作半导体器件而使用的器件制作用晶圆的方法，其包含：在所述基面位错密度降低工序中，通过在为了降低基面位错密度而需要的既定时间内，不于所述SiC外延晶圆上形成盖层，而是在Si蒸气压力下加热所述SiC外延晶圆，一边抑制表面粗化一边降低基面位错密度。2.根据权利要求1所述的器件制作用晶圆的制造方法，其中，包含：离子注入工序，对所述SiC外延晶圆注入离子；及激活平坦化工序，通过在Si蒸气压力下加热在所述离子注入工序中已注入了所述离子的所述SiC外延晶圆，以激活该离子并将所述SiC外延晶圆的表面平坦化，所述基面位错密度降低工序，是与所述激活平坦化工序不同的工序。3.根据权利要求2所述的器件制作用晶圆的制造方法，其中，在所述离子注入工序之前进行所述基面位错密度降低工序。4.根据权利要求2所述的器件制作用晶圆的制造方法，其中，所述基面位错密度降低工序中的温度高于所述激活平坦化工序中的温度。5.根据权利要求2所述的器件制作用晶圆的制造方法，其...

【专利技术属性】
技术研发人员：矢吹纪人，坂口卓也，神野明香，野上晓，北畠真，
申请(专利权)人：东洋炭素株式会社，
类型：发明
国别省市：