三维存储装置的阵列共源极结构以及其形成方法制造方法及图纸

公开了一种形成3D存储装置的方法。该方法包括：于一基底上形成交替导体/绝缘体叠层；形成缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上形成隔离层；形成第一导电层覆盖该隔离层；对该第一导电层进行等离子体处理，并于该等离子体处理之后进行第一掺杂工艺；形成第二导电层覆盖该第一导电层并填入该缝隙；对该第二导电层进行第二掺杂工艺，并于该第二掺杂工艺之后进行快速热结晶工艺；移除该第一导电层与该第二导电层的上部，以于该缝隙中形成一凹陷；以及于该凹陷中形成第三导电层。

Array common source structure of 3D storage device and its forming method

【技术实现步骤摘要】
【国外来华专利技术】三维存储装置的阵列共源极结构以及其形成方法相关申请的交叉引用本申请要求享有于2017年8月31日提交的中国专利申请No.201710775892.6的优先权，其全部内容通过引用的方式并入本文。
本公开是关于一种半导体
，尤其是三维(3D)存储装置的阵列共源极结构以及其形成方法。
技术介绍
通过改进工艺技术、电路设计、程序设计算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的储存密度接近上限。三维(3D)存储架构可以解决平面存储单元中的密度限制。在一些现有的3D存储装置，例如3DNAND存储装置中，存储单元阵列包括多个晶体管串。各个串一般包括彼此互相串接的至少一个列选择晶体管、多个存储单元晶体管以及一接地选择晶体管。接地选择晶体管的源极区电性连接至共源极线(commonsourceline，CSL)。共源极线连接结构一般是于共源极接触孔中沉积金属钨而形成。由于金属钨的高应力，使得3DNAND存储装置的应力可能会不均匀，进而造成各种严重的工艺问题，例如晶圆翘曲、微影工艺失焦、镀层偏移等，而这些问题是因为于工艺中晶圆滑动所造成的。
技术实现思路
本文公开了形成三维(3D)存储装置的方法的实施例。本公开的一方向提供一种形成三维(3D)存储装置的方法，包括：于基底上形成交替导体/绝缘体叠层；形成缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上形成隔离层；形成第一导电层覆盖该隔离层；对该第一导电层进行等离子体处理，并于该等离子体处理之后进行第一掺杂工艺；形成第二导电层覆盖该第一导电层并填入该缝隙；对该第二导电层进行第二掺杂工艺，并于该第二掺杂工艺之后进行快速热结晶工艺；移除该第一导电层与该第二导电层的上部，以于该缝隙中形成凹陷；以及于该凹陷中形成第三导电层。在一些实施例中，形成该交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。在一些实施例中，形成该交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层对，其中每个导体/绝缘体层对包括钨层以及二氧化硅层。在一些实施例中，该方法还包括：形成具有多个沟道结构的阵列，各该沟道结构垂直地贯穿该交替导体/绝缘体叠层；以及形成多个缝隙沿水平方向延伸且彼此平行，用以将具有该等沟道结构的该阵列分隔成多个子集。在一些实施例中，形成具有该等沟道结构的该阵列包括：形成具有多个沟道孔的阵列，各该沟道孔垂直地贯穿该交替导体/绝缘体叠层；于各该沟道孔的底部形成外延层；于各该沟道孔的侧壁上形成一功能层；形成一沟道层覆盖该功能层的侧壁，且该沟道层接触各该沟道孔中的该外延层；以及形成一填充结构覆盖该沟道层的侧壁并填入各该沟道孔。在一些实施例中，该方法还包括：于该缝隙的底部形成掺杂区。在一些实施例中，形成该第一导电层包括：以低压化学气相沉积(LPCVD)工艺形成第一多晶硅层。在一些实施例中，形成该第一导电层还包括：以被氩气或氮气稀释的硅氧烷(silane)与氢气的混合物当作该LPCVD工艺的前驱气体；以及以批次式炉管(batchfunace)当作该LPCVD工艺的加热炉管，设定反应温度大约介于400摄氏度至800摄氏度之间，并设定腔室压力大约介于0.1托(Torr)至1托之间。在一些实施例中，对该第一导电层进行该等离子体处理，并于该等离子体处理之后进行该第一掺杂工艺包括：对该第一多晶硅层进行NH3等离子体处理；以及以多个砷离子或多个硼离子对该第一多晶硅层进行第一重掺杂工艺。在一些实施例中，对该第一多晶硅层进行该NH3等离子体处理包括：于温度大约介于300摄氏度至600摄氏度下进行等离子体增强化学气相沉积炉管工艺。在一些实施例中，形成该第二导电层包括：于对该第一导电层进行该掺杂工艺之后，以低压化学气相沉积(LPCVD)工艺形成第二多晶硅层以覆盖该第一导电层且填入该缝隙。在一些实施例中，对该第二导电层进行该第二掺杂工艺，并于该第二掺杂工艺之后进行该快速热结晶工艺包括：以多个砷离子或多个硼离子对该第二多晶硅层进行第二重掺杂工艺；以及对被掺杂的该第二导电层进行尖峰式退火(spikeannealing)工艺或快速退火(flashannealing)工艺。在一些实施例中，对被掺杂的该第二导电层进行尖峰式退火工艺或快速退火工艺包括：于温度大约介于800摄氏度至1200摄氏度下进行尖峰式退火工艺或快速退火工艺，用以有效地活化该砷离子掺杂物或硼离子掺杂物且使该第二多晶硅层被部分结晶化。在一些实施例中，对被掺杂的该第二导电层进行尖峰式退火工艺或快速退火工艺包括：先对被掺杂的该第二导电层进行尖峰式退火工艺，然后再对被掺杂的该第二导电层进行快速退火工艺；或先对被掺杂的该第二导电层进行快速退火工艺，然后再对被掺杂的该第二导电层进行尖峰式退火工艺。在一些实施例中，该方法还包括：于移除该第一导电层与该第二导电层的该上部以于该缝隙中形成该凹陷之后，对该第一导电层与该第二导电层的剩余部进行补偿掺杂工艺。在一些实施例中，该补偿掺杂工艺包括：以多个砷离子或多个硼离子对该第一导电层与该第二导电层的该剩余部进行重掺杂工艺。在一些实施例中，于该凹陷中形成该第三导电层包括：于该凹陷中沉积钨层；以及进行化学机械抛光工艺，以平坦化该钨层的上表面。本公开的另一方向提供一种三维(3D)存储装置，包括：基底上的交替导体/绝缘体叠层；缝隙垂直地贯穿该交替导体/绝缘体叠层；于该缝隙的侧壁上的隔离层；以及该缝隙中的共源极结构，共源极结构包括：下部，包括：第一导电层覆盖该隔离层，且该第一导电层被等离子体处理以及该等离子体处理之后的掺杂工艺处理；以及第二导电层覆盖该第一导电层并填入该缝隙，且该第二导电层被掺杂工艺以及该掺杂工艺之后的快速热结晶工艺处理；以及上部，包括第三导电层。在一些实施例中，该交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。在一些实施例中，该交替导体/绝缘体叠层包括：在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括钨层以及二氧化硅层。在一些实施例中，该装置还包括：具有多个沟道结构的阵列，各该沟道结构垂直地贯穿该交替导体/绝缘体叠层；以及多个缝隙沿水平方向延伸且彼此平行，用以将具有该等沟道结构的该阵列分隔成多个子集。在一些实施例中，各该沟道结构包括：沟道孔垂直地贯穿该交替导体/绝缘体叠层；外延层位于各沟道孔的底部；功能层位于各沟道孔的侧壁上；沟道层覆盖该功能层的侧壁，且该沟道层接触该外延层；以及填充结构覆盖该沟道层的侧壁并填入该沟道孔。在一些实施例中，该装置还包括：掺杂区位于该缝隙的底部。在一些实施例中，该第一导电层为包括多个砷离子或多个硼离子的第一多晶硅层。该第二导电层为包括多个砷离子或多个硼离子且至少部分被结晶化的第二多晶硅层。该第三导电层为钨层。相关领域的技术人员可根据本公开的叙述说明、申请专利范围以及图式了解本公开的其他方向。附图说明并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释本文档来自技高网...

【技术保护点】
1.一种形成三维(3D)存储装置的方法，包括：于基底上形成交替导体/绝缘体叠层；形成缝隙垂直地贯穿所述交替导体/绝缘体叠层；于所述缝隙的侧壁上形成隔离层；形成第一导电层覆盖所述隔离层；对所述第一导电层进行等离子体处理，并于所述等离子体处理之后进行第一掺杂工艺；形成第二导电层覆盖所述第一导电层并填入所述缝隙；对所述第二导电层进行第二掺杂工艺，并于所述第二掺杂工艺之后进行快速热结晶工艺；移除所述第一导电层与所述第二导电层的上部，以于所述缝隙中形成凹陷；以及于所述凹陷中形成第三导电层。

【技术特征摘要】
【国外来华专利技术】2017.08.31 CN 20171077589261.一种形成三维(3D)存储装置的方法，包括：于基底上形成交替导体/绝缘体叠层；形成缝隙垂直地贯穿所述交替导体/绝缘体叠层；于所述缝隙的侧壁上形成隔离层；形成第一导电层覆盖所述隔离层；对所述第一导电层进行等离子体处理，并于所述等离子体处理之后进行第一掺杂工艺；形成第二导电层覆盖所述第一导电层并填入所述缝隙；对所述第二导电层进行第二掺杂工艺，并于所述第二掺杂工艺之后进行快速热结晶工艺；移除所述第一导电层与所述第二导电层的上部，以于所述缝隙中形成凹陷；以及于所述凹陷中形成第三导电层。2.如权利要求1所述的方法，其中，形成所述交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括导体层以及绝缘体层。3.如权利要求1所述的方法，形成所述交替导体/绝缘体叠层包括：形成在垂直方向叠层的至少32个导体/绝缘体层对，其中，每个导体/绝缘体层对包括钨层以及二氧化硅层。4.如权利要求1所述的方法，还包括：形成具有沟道结构的阵列，每个所述沟道结构垂直地贯穿所述第一交替导体/绝缘体叠层；以及形成多个缝隙沿水平方向延伸且彼此平行，用以将具有所述沟道结构的所述阵列分隔成多个子集。5.如权利要求4所述的方法，其中，形成具有所述沟道结构的所述阵列包括：形成具有多个沟道孔的阵列，每个所述沟道孔垂直地贯穿所述交替导体/绝缘体叠层；于每个沟道孔的底部形成外延层；于每个沟道孔的侧壁上形成功能层；形成沟道层覆盖所述功能层的侧壁，所述沟道层接触每个沟道孔中的所述外延层；以及形成填充结构覆盖所述沟道层的侧壁并填入每个沟道孔。6.如权利要求1所述的方法，还包括：于所述缝隙的底部形成掺杂区。7.如权利要求1所述的方法，其中，形成所述第一导电层包括：以低压化学气相沉积(LPCVD)工艺形成第一多晶硅层。8.如权利要求7所述的方法，其中，形成所述第一导电层还包括：以被氩气或氮气稀释的硅氧烷与氢气的混合物当作所述LPCVD工艺的前驱气体；以及以批次式炉管当作所述LPCVD工艺的加热炉管，设定反应温度大约介于400摄氏度至800摄氏度之间，并设定腔室压力大约介于0.1托至1托之间。9.如权利要求7所述的方法，其中，对所述第一导电层进行所述等离子体处理，并于所述等离子体处理之后进行所述第一掺杂工艺包括：对所述第一多晶硅层进行NH3等离子体处理；以及以砷离子或硼离子对所述第一多晶硅层进行第一重掺杂工艺。10.如权利要求9所述的方法，其中，对所述第一多晶硅层进行所述NH3等离子体处理包括：于温度大约介于300摄氏度至600摄氏度下进行等离子体增强化学气相沉积炉管工艺。11.如权利要求7所述的方法，其中，形成所述第二导电层包括：于对所述第一导电层进行所述掺杂工艺之后，以低压化学气相沉积(LPCVD)工艺形成第二多晶硅层以覆盖所述第一导电层且填入所述缝隙。12.如权利要求11所述的方法，其中，对所述第二导电层进行所述第二掺杂工艺，并于所述第二掺杂工艺之后进行所述快速热结晶工艺包括：以砷离子或硼...

【专利技术属性】
技术研发人员：肖莉红，吕震宇，陶谦，姚兰，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42