半导体器件及其制造方法技术

半导体器件及其制造方法。一种半导体器件和制造方法，该半导体器件包括：阱结构；栅极层叠结构，所述栅极层叠结构与所述阱结构间隔开，所述栅极层叠结构被设置在所述阱结构上方；以及源极接触结构，所述源极接触结构面向所述栅极层叠结构的侧壁。所述半导体器件还包括沟道图案，所述沟道图案包括：柱状部，所述柱状部穿透所述栅极层叠结构；第一连接部，所述第一连接部从所述柱状部起沿着所述栅极层叠结构的底表面延伸；以及第二连接部，所述第二连接部从所述第一连接部延伸，以与所述源极接触结构的面向所述阱结构的第一表面接触。

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法
本公开可总体涉及半导体器件及其制造方法，并且更具体地涉及一种三维半导体器件及其制造方法。
技术介绍
半导体器件包括能够存储数据的多个存储单元晶体管。存储单元晶体管可串联连接在选择晶体管之间以构成存储串。为了实现半导体器件的高集成度，已经提出一种三维半导体器件。存储单元晶体管和选择晶体管的栅极图案可层叠在彼此之上以形成三维半导体器件。为了实现这种三维半导体器件，已经开发出用于改进半导体器件的操作可靠性的各种技术。
技术实现思路
根据一实施方式，一种半导体器件包括：阱结构；栅极层叠结构，所述栅极层叠结构与所述阱结构间隔开，所述栅极层叠结构被设置在所述阱结构上方；源极接触结构，所述源极接触结构面向所述栅极层叠结构的侧壁；以及沟道图案。所述沟道图案包括：柱状部，所述柱状部穿透所述栅极层叠结构；第一连接部，所述第一连接部从所述柱状部起沿着所述栅极层叠结构的底表面延伸；以及第二连接部，所述第二连接部从所述第一连接部延伸以与所述源极接触结构的面向所述阱结构的第一表面接触。根据另一实施方式，一种半导体器件包括：阱结构，所述阱结构包含第一导电类型的掺杂剂；层叠结构，所述层叠结构被设置在所述阱结构上方并与所述阱结构间隔开；支承件，所述支承件在所述层叠结构与所述阱结构之间提供支承；狭缝，所述狭缝穿透所述层叠结构，所述狭缝将所述层叠结构分离成第一栅极层叠结构和第二栅极层叠结构；间隔物绝缘层，所述间隔物绝缘层形成在所述狭缝的侧壁上以覆盖所述第一栅极层叠结构和所述第二栅极层叠结构的侧壁；源极接触结构，所述源极接触结构包括第一源极接触图案和第二源极接触图案，所述第一源极接触图案形成在所述间隔物绝缘层上、比所述间隔物绝缘层朝向所述阱结构突出地更远并且包含第二导电类型的掺杂剂，所述第二源极接触图案填充在所述第一源极接触图案之间的狭缝中并且比所述第一源极接触图案朝向所述阱结构突出地更远；以及沟道图案，所述沟道图案沿着所述支承件的侧壁、沿着所述层叠结构的底表面并且沿着所述第一源极接触图案的面向所述阱结构的底表面延伸，所述沟道图案被所述第二源极接触图案分离。根据一实施方式，一种制造半导体器件的方法包括以下步骤：形成包括水平空间和孔的开口区域，其中，所述水平空间被限定在阱结构与层叠结构之间，并且由设置在所述层叠结构下方的支承件保持，并且其中，所述孔延伸以从所述水平空间穿透所述层叠结构；形成沿着所述开口区域的表面和所述支承件的表面延伸的多层存储器层；在所述多层存储器层上形成沟道层；形成填充所述多层存储器层内部的所述开口区域的间隙填充绝缘层；形成穿透所述层叠结构的狭缝；在所述狭缝的侧壁上形成间隔物绝缘层；在所述间隔物绝缘层之间形成第一穿通部，其中，所述第一穿通部穿透所述多层存储器层并使所述沟道层暴露；以及在所述间隔物绝缘层上形成第一源极接触图案以与通过所述第一穿通部暴露的沟道层接触。附图说明在下文中参照附图描述示例实施方式。附图表示有限数量的可能实施方式。因此，所提供的附图和描述不应被解释为排除与所提出的权利要求一致的其它可能的实施方式。描述所呈现的实施方式以向本领域技术人员传达本教导。在附图中，为了清楚例示，可能夸大了尺寸。应当理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可存在一个或更多个中间元件。在整个附图中，相似的附图标记指代相似的元件。图1A和图1B示出了例示根据本公开的实施方式的半导体器件的立体图。图2A和图2B分别示出了例示图1A中所示的区域A和图1B中所示的区域B的放大的截面图。图3A和图3B示出了例示源极接触结构的修改例的截面图。图4示出了例示根据本公开的一实施方式的沟道图案的结构和沟道图案中的电流流动的立体图。图5A和图5B示出了例示支承件、沟道图案的柱状部和源极接触结构的布图的平面图。图6A至图6N示出了例示根据本公开的一实施方式的半导体器件的制造方法中所包括的工序的截面图。图7A至图7G示出了例示在图6N所示的工序之后继续进行的后续工序的一个实施方式的截面图。图8A至图8C示出了例示在图6N所示的工序之后继续的后续工序的一实施方式的截面图。图9A和图9B示出了例示在图6N所示的工序之后继续的后续工序的一实施方式的截面图。图10示出了例示根据本公开的一实施方式的存储器系统的配置的框图。图11示出了例示根据本公开的一实施方式的计算系统的配置的框图。具体实施方式本公开的技术精神可以以各种方式改变，并且可通过具有各个方面的不同实施方式来实现。在下文中，通过有限数量的可能实施方式的方式来描述本公开，使得本领域技术人员能够容易地理解和实践本教导。尽管本文中使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来，这些术语并不意味着暗指元件的数目或顺序。例如，在不脱离本公开的教导的情况下，第一元件和第二元件可被称为第二元件和第一元件。当一个元件被称为“联接”或“连接”到另一元件时，所述一个元件可直接联接或直接连接到另一元件，或者在“联接”或“连接”的元件之间可存在中间元件。相反，当一元件被称为“直接联接”或“直接连接”到另一元件时，在“直接联接”或“直接连接”的元件之间不存在中间元件。用于说明元件之间的关系的诸如“在…之间”、“直接在…之间”、“与…相邻”或“与…直接相邻”之类的其它表述应该以相同的方式来解释。本文中使用的术语仅用于描述具体实施方式的目的，而不意图是限制性的。在本公开中，除非上下文另有明确说明，否则单数形式也意图包括复数形式。还将理解的是，术语“包括”、“包含”、“具有”等当在本说明书中使用时表示所述特征、数目、步骤、操作、元件、组件和/或其组合的存在，但是不排除一个或更多个其它特征、数目、步骤、操作、元件、组件和/或其组合的存在或添加。所呈现的实施方式涉及具有改进的操作可靠性的三维半导体器件以及这种半导体器件的制造方法。图1A和图1B示出了例示根据本公开的实施方式的半导体器件的立体图。参照图1A和图1B，半导体器件中的每一个可包括：阱结构WE，其包含第一导电类型的掺杂剂；栅极层叠结构GST1和GST2，其设置在阱结构WE上方；沟道图案CH，其从栅极层叠结构GST1和GST2的内部延伸到阱结构WE与栅极层叠结构GST1和GST2之间的空间；源栅图案GP，其以彼此间隔开的方式设置在栅极层叠结构GST1和GST2中的每一个的下方；阱接触结构WCL，其连接到阱结构WE；狭缝SI，其将栅极层叠结构GST1和GST2彼此分离；以及源极接触结构SCL，其设置在狭缝SI中以连接到沟道图案CH。狭缝SI可将包括水平导电图案CP1至CPk和层间绝缘层ILD的层叠结构分离成多个栅极层叠结构，水平导电图案CP1至CPk和层间绝缘层ILD在第一方向I上交替层叠。尽管图1A和图1B例示了第一栅极层叠结构GST1和第二栅极层叠结构GST2，通过狭缝SI分离的栅极层叠结构的数目可以是两个或更多个。栅极层叠结构GST1和GST2在第一方向I上与阱结构WE间隔开。栅极层叠结构GST1和GST2中的每一个可包括在第一方向I上交替层叠的水平导电图案CP1至CPk和层间绝缘层ILD。栅极层叠结构GST1和GST2中的每一个本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：阱结构；栅极层叠结构，所述栅极层叠结构与所述阱结构间隔开，所述栅极层叠结构被设置在所述阱结构上方；源极接触结构，所述源极接触结构面向所述栅极层叠结构的侧壁；以及沟道图案，所述沟道图案包括：柱状部，所述柱状部穿透所述栅极层叠结构；第一连接部，所述第一连接部从所述柱状部起沿着所述栅极层叠结构的底表面延伸；以及第二连接部，所述第二连接部从所述第一连接部延伸以与所述源极接触结构的面向所述阱结构的第一表面接触。

【技术特征摘要】
2018.04.03 KR 10-2018-00388381.一种半导体器件，该半导体器件包括：阱结构；栅极层叠结构，所述栅极层叠结构与所述阱结构间隔开，所述栅极层叠结构被设置在所述阱结构上方；源极接触结构，所述源极接触结构面向所述栅极层叠结构的侧壁；以及沟道图案，所述沟道图案包括：柱状部，所述柱状部穿透所述栅极层叠结构；第一连接部，所述第一连接部从所述柱状部起沿着所述栅极层叠结构的底表面延伸；以及第二连接部，所述第二连接部从所述第一连接部延伸以与所述源极接触结构的面向所述阱结构的第一表面接触。2.根据权利要求1所述的半导体器件，其中，所述阱结构包括包含第一导电类型的掺杂剂的掺杂半导体层，并且所述源极接触结构包括包含与所述第一导电类型不同的第二导电类型的掺杂剂的掺杂半导体层。3.根据权利要求1所述的半导体器件，其中，所述栅极层叠结构包括交替层叠的水平导电图案和层间绝缘层。4.根据权利要求1所述的半导体器件，该半导体器件还包括间隔物绝缘层，所述间隔物绝缘层被设置在所述栅极层叠结构与所述源极接触结构之间。5.根据权利要求1所述的半导体器件，该半导体器件还包括源栅图案，所述源栅图案被设置在所述栅极层叠结构与所述阱结构之间，其中，所述源栅图案与所述阱结构间隔开。6.根据权利要求5所述的半导体器件，其中，所述栅极层叠结构包括：侧部区域，所述侧部区域与所述源极接触结构相邻，其中，所述侧部区域与所述源栅图案交叠；以及中心区域，所述中心区域从所述侧部区域延伸，其中，所述中心区域被所述柱状部穿透，并且其中，所述中心区域不与所述源栅图案交叠。7.根据权利要求6所述的半导体器件，其中，所述沟道图案的所述第二连接部从所述第一连接部朝向所述第一表面延伸，并且被设置在所述源栅图案的表面上。8.根据权利要求6所述的半导体器件，其中，所述源极接触结构比所述源栅图案朝向所述阱结构突出地更远。9.根据权利要求1所述的半导体器件，其中，所述源极接触结构包括：第一源极接触图案，所述第一源极接触图案从所述第一表面向上延伸以面向所述栅极层叠结构的侧壁；以及第二源极接触图案，所述第二源极接触图案形成在所述第一源极接触图案的侧壁上，所述第二源极接触图案朝向所述阱结构延伸超过所述第一表面。10.根据权利要求9所述的半导体器件，其中，所述第一源极接触图案由包括与所述第二源极接触图案形成公共表面的侧壁的掺杂半导体层形成。11.根据权利要求9所述的半导体器件，其中，所述第一源极接触图案包括：掺杂硅层，所述掺杂硅层面向所述栅极层叠结构的侧壁，所述掺杂硅层包含n型掺杂剂；以及金属硅化物层，所述金属硅化物层被设置在所述掺杂硅层与所述第二源极接触图案之间。12.根据权利要求9所述的半导体器件，其中，所述第二源极接触图案包括：金属层，所述金属层比所述第一源极接触图案朝向所述阱结构突出地更远；以及屏障金属层，所述屏障金属层沿着所述金属层的表面延伸。13.根据权利要求1所述的半导体器件，其中，包含分布式n型掺杂剂的源结形成在所述沟道图案的与所述源极接触结构相邻的所述第二连接部中。14.根据权利要求1所述的半导体器件，该半导体器件还包括：绝缘图案，所述绝缘图案填充在每个所述柱状部的中心区域中，所述绝缘图案延伸到所述阱结构与所述栅极层叠结构之间的空间；以及支承件，所述支承件在所述栅极层叠结构下方穿透所述绝缘图案，其中，所述沟道图案还包括从所述第一连接部起沿着所述支承件的侧壁延伸的第三连接部和从所述第三连接部起沿着所述阱结构的上表面延伸的第四连接部。15.根据权利要求14所述的半导体器件，该半导体器件还包括：阱接触结构，所述阱接触结构被设置在所述源极接触结构与所述阱结构之间，所述阱接触结构与所述阱结构和所述沟道图案的所述第四连接部接触；以及阱源间绝缘层，所述阱源间绝缘层被设置在所述阱接触结构与所述源极接触结构之间，其中，所述阱接触结构包括从所述阱结构面向所述阱源间绝缘层的垂直部。16.根据权利要求14所述的半导体器件，该半导体器件还包括：阱接触结构，所述阱接触结构被设置在所述源极接触结构与所述阱结构之间，所述阱接触结构与所述阱结构和所述沟道图案的所述第四连接部接触；以及阱源间绝缘层，所述阱源间绝缘层被设置在所述阱接触结构与所述源极接触结构之间，其中，所述阱接触结构还包括：垂直部，所述垂直部从所述阱结构面向所述阱源间绝缘层；第一水平部，所述第一水平部从所述垂直部起在所述沟道图案的所述第四连接部与所述绝缘图案之间延伸；第二水平部，所述第二水平部从所述垂直部起与所述第一水平部平行地延伸，所述第四连接部被插置在所述第一水平部与所述第二水平部之间；以及第三水平部，所述第三水平部从所述垂直部延伸，以与所述阱结构的上表面接触并且与所述第二水平部平行。17.根据权利要求16所述的半导体器件，该半导体器件还包括多层存储器图案，所述多层存储器图案沿着所述沟道图案的外表面延伸，其中，所述多层存储器图案包括：隧道绝缘层，所述隧道绝缘层包围所述沟道图案；数据储存层，所述数据储存层包围所述沟道图案，所述隧道绝缘层被插置在所述沟道图案与所述数据储存层之间；以及阻挡绝缘层，所述阻挡绝缘层包围所述沟道图案，所述隧道绝缘层和所述数据储存层被插置在所述沟道图案与所述阻挡绝缘层之间，并且其中，所述数据储存层在所述第二水平部与所述第三水平部之间比所述隧道绝缘层和所述阻挡绝缘层朝向所述垂直部突出地更远，以与所述垂直部接触。18.一种半导体器件，该半导体器件包括：阱结构，所述阱结构包含第一导电类型的掺杂剂；层叠结构，所述层叠结构被设置在所述阱结构上方并与所述阱结构间隔开；支承件，所述支承...

【专利技术属性】
技术研发人员：崔康植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR