半导体存储器件制造技术

公开了一种半导体存储器件，包括：位于第一衬底上的外围电路结构；位于所述外围电路结构上的第二衬底；位于所述第二衬底上并且包括多个栅电极的堆叠结构；穿透所述堆叠结构和所述第二衬底的贯穿电介质图案；以及位于所述第二衬底的顶表面上的垂直支撑件，所述垂直支撑件从所述第二衬底的顶表面垂直延伸并穿透所述堆叠结构和所述贯穿电介质图案。

【技术实现步骤摘要】
半导体存储器件相关申请的交叉引用本申请要求2018年4月6日在韩国知识产权局提交的韩国专利申请No.10-2018-0040088的优先权，该韩国专利申请的全部内容通过引用的方式结合于本申请中。
本专利技术构思的示例实施例涉及半导体存储器件，更具体地，涉及具有增强的可靠性的三维半导体存储器件。
技术介绍
半导体器件已经高度集成，以满足客户所期望的高性能和低制造成本。由于半导体器件的集成是决定产品价格的一个重要因素，因此对高度集成的要求越来越高。典型的二维或平面半导体存储器件的集成主要由单位存储单元所占据的面积决定，因此其很大程度上受到用于形成精细图案的技术水平的影响。然而，增加图案精细度所需的相对昂贵的处理设备可能会造成对提高二维或平面半导体存储器件的集成度的实际限制。因此，已经提出了具有三维排列的存储单元的三维半导体存储器件。
技术实现思路
本专利技术构思的一些实施例提供了一种具有增强的可靠性的半导体存储器件。本专利技术构思的目的不限于上述所提及的目的，本领域技术人员从以下描述中可以清楚地理解上述未提及的其他目的。根据本专利技术构思的一些实施例，半导体存储器件可以包括：位于第一衬底上的外围电路结构；位于所述外围电路结构上的第二衬底；位于所述第二衬底上并且包括多个栅电极的堆叠结构；穿透所述堆叠结构和所述第二衬底的贯穿电介质图案；以及位于所述第二衬底的顶表面上的垂直支撑件，所述垂直支撑件从所述第二衬底的顶表面垂直延伸，并穿透所述堆叠结构和所述贯穿电介质图案。根据本专利技术构思的一些实施例，半导体存储器件可以包括：位于第一衬底上的外围电路结构；位于所述外围电路结构上并且具有暴露所述外围电路结构的凹部的第二衬底；位于所述第二衬底上并且包括多个栅电极的堆叠结构；位于所述凹部上并穿透所述堆叠结构的贯穿电介质图案，所述贯穿电介质图案包括：与所述凹部垂直交叠的第一段和围绕所述第一段并设置在所述堆叠结构的侧壁上的第二段；以及位于所述贯穿电介质图案的第二段中的垂直支撑件。根据本专利技术构思的一些实施例，半导体存储器件可以包括：位于第一衬底上的外围电路结构；位于所述外围电路结构上并且具有暴露所述外围电路结构的凹部的第二衬底；位于所述第二衬底的顶表面上并且包括多个栅电极的堆叠结构；位于所述凹部上并覆盖所述堆叠结构的侧壁的贯穿电介质图案；以及位于所述第二衬底的顶表面上的垂直支撑件，所述垂直支撑件从所述第二衬底的顶表面垂直延伸，并穿透所述贯穿电介质图案和所述堆叠结构。所述垂直支撑件可以包括半导体材料。附图说明图1图示了根据本专利技术构思的示例性实施例的半导体存储器件的简化透视图。图2图示了根据本专利技术构思的示例性实施例的半导体存储器件的单元阵列的简化电路图。图3图示了根据本专利技术构思的示例性实施例的半导体存储器件的俯视图。图4图示了沿图3的线I-I’截取的截面图，示出了根据本专利技术构思的示例性实施例的半导体存储器件。图5图示了沿图3的线II-II’截取的截面图，示出了根据本专利技术构思的示例性实施例的半导体存储器件。图6图示了图3的A部分的放大图。图7图示了沿图3的线I-I’截取的截面图，示出了根据本专利技术构思的示例性实施例的半导体存储器件。图8图示了沿图3的线I-I’截取的截面图，示出了根据本专利技术构思的示例性实施例的半导体存储器件。图9A图示了沿图3的线I-I’截取的截面图，示出了根据本专利技术构思的示例性实施例的半导体存储器件。图9B图示了显示图9A的B部分的放大图。图9C图示了显示图9A的C部分的放大图。图10图示了沿图3的线I-I’截取的截面图，示出了根据本专利技术构思的示例性实施例的半导体存储器件。图11图示了根据本专利技术构思的示例性实施例的半导体存储器件的俯视图。图12图示了根据本专利技术构思的示例性实施例的半导体存储器件的俯视图。图13图示了沿图12的线III-III’截取的截面图，示出了根据本专利技术构思的示例性实施例的半导体存储器件。图14图示了根据本专利技术构思的示例性实施例的半导体存储器件的俯视图。图15A、图16、图17、图18A、图19A和图20图示了沿图3的线I-I’截取的截面图，示出了根据本专利技术构思的示例性实施例的制造半导体存储器件的方法。图15B、图18B和图19B图示了沿图3的线II-II’截取的截面图，示出了根据本专利技术构思的示例性实施例的制造半导体存储器件的方法。具体实施方式图1图示了根据本专利技术构思的示例性实施例的半导体存储器件的简化透视图。参照图1，根据一些实施例的半导体存储器件可以包括外围电路结构PRS和堆叠在外围电路结构PRS上的单元阵列结构CS。例如，当从半导体存储器件的俯视图中看时，外围电路结构PRS和单元阵列结构CS可以彼此交叠。在示例性实施例中，外围电路结构PRS可以包括页面缓冲器、控制电路以及控制半导体存储器件的单元阵列结构CS的行译码器和列译码器。单元阵列结构CS可以包括每个存储块BLK1至BLkN作为数据擦除单元的多个存储块BLK1至BLKn。例如，作为单次擦除操作的一部分，存储块BLK1至BLKn中的每个存储块可以被配置为清除或覆写存储在其中的数据。诸如BLK1至BLKn之一的存储块可以是半导体存储器件的最小擦除单元。根据示例性实施例，存储块BLK1至BLKn中的每个存储块可以包括具有三维或垂直结构的存储单元阵列。存储单元阵列可以包括按三维方式排列的存储单元和电连接到存储单元的多条字线和多条位线。在示例性实施例中，多个存储块BLK1至BLKn可以对应于将在下面讨论的堆叠结构DST和CST。下面将参照附图详细讨论具有三维结构的存储单元阵列。图2图示了根据本专利技术构思的示例性实施例的半导体存储器件的单元阵列的简化电路图。参照图2，根据本专利技术构思的一些实施例的三维半导体存储器件的单元阵列可以包括公共源极线CSL、多条位线BL0至BL2以及连接在公共源极线CSL与位线BL0至BL2之间的多条单元串CSTR。每个单元串CSTR可以形成为包括串联连接的多个存储单元MCT(例如，存储单元晶体管)的NAND单元串。单元串CSTR可以沿着从平行于第一方向X和第二方向Y的平面延伸的第三方向Z延伸。X、Y和Z方向可以彼此垂直。位线BL0至BL2可以在第一方向X上彼此间隔开，并且可以沿第二方向Y延伸。多个单元串CSTR可以与位线BL0至BL2中的每一条位线并联连接。多个单元串CSTR可以共同连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多条位线BL0至BL2中的对应的一条位线与同一条公共源极线CSL之间。在一些示例中，公共源极线CSL可以设置为多条，并且多条公共源极线CSL可以按二维方式排列。多条公共源极线CSL中的每条公共源极线可以被供应相同的电压或者彼此独立地被电控制。在示例性实施例中，每个单元串CSTR可以包括串联连接的串选择晶体管SST1和SST2、串联连接的存储单元MCT和接地选择晶体管GST。每个存储单元MCT可以是存储单元晶体管，并且包括数据存储元件。例如，每个单元串CSTR可以包括串联连接的第一串选择晶体管SST1和第二串选择晶体管SST2。第二串选择晶体管SST2可以耦接到位线BL0至BL2之一，接地选择晶体管GST可以耦接到公共源极线CSL。存储单元MCT可以串联连接在第一串选择晶体管SST1与接地选择晶体管GST本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：位于第一衬底上的外围电路结构；位于所述外围电路结构上的第二衬底；位于所述第二衬底上并且包括多个栅电极的堆叠结构；穿透所述堆叠结构和所述第二衬底的贯穿电介质图案；以及位于所述第二衬底的顶表面上的垂直支撑件，所述垂直支撑件从所述第二衬底的所述顶表面垂直延伸并穿透所述堆叠结构和所述贯穿电介质图案。

【技术特征摘要】
2018.04.06 KR 10-2018-00400881.一种半导体存储器件，包括：位于第一衬底上的外围电路结构；位于所述外围电路结构上的第二衬底；位于所述第二衬底上并且包括多个栅电极的堆叠结构；穿透所述堆叠结构和所述第二衬底的贯穿电介质图案；以及位于所述第二衬底的顶表面上的垂直支撑件，所述垂直支撑件从所述第二衬底的所述顶表面垂直延伸并穿透所述堆叠结构和所述贯穿电介质图案。2.根据权利要求1所述的半导体存储器件，其中，所述堆叠结构具有与所述贯穿电介质图案接触的侧壁，并且其中所述侧壁相对于所述第一衬底的顶表面以锐角或钝角倾斜。3.根据权利要求2所述的半导体存储器件，其中，所述第二衬底具有与所述贯穿电介质图案接触并与所述堆叠结构的所述侧壁对齐的侧表面。4.根据权利要求1所述的半导体存储器件，其中，所述垂直支撑件包括：从所述第二衬底的所述顶表面垂直延伸的第一垂直层；围绕所述第一垂直层的第二垂直层；填充由所述第一垂直层围绕的空间的第三垂直层；以及位于所述第一垂直层的上部、所述第二垂直层的上部和所述第三垂直层的上部上的覆盖图案。5.根据权利要求4所述的半导体存储器件，还包括在所述垂直支撑件的底表面与所述第二衬底的所述顶表面之间的垂直柱状物，其中，所述垂直柱状物包括半导体材料。6.根据权利要求1所述的半导体存储器件，其中，所述垂直支撑件的下部延伸到所述第二衬底的侧表面上，所述侧表面与所述贯穿电介质图案接触，并且所述垂直支撑件与所述外围电路结构间隔开。7.根据权利要求1所述的半导体存储器件，还包括：位于所述堆叠结构上并且包括多个栅电极的第一堆叠结构；以及与所述贯穿电介质图案垂直交叠并穿透所述第一堆叠结构的第一贯穿电介质图案，其中，所述垂直支撑件垂直延伸并穿透所述第一堆叠结构和所述第一贯穿电介质图案，并且其中，所述堆叠结构的侧壁和所述第一堆叠结构的侧壁彼此不对齐。8.根据权利要求1所述的半导体存储器件，还包括：位于所述堆叠结构上并且包括多个栅电极的第一堆叠结构；与所述贯穿电介质图案垂直交叠并穿透所述第一堆叠结构的第一贯穿电介质图案；以及穿透所述第一堆叠结构和所述第一贯穿电介质图案并与所述垂直支撑件垂直交叠的第一垂直支撑件。9.根据权利要求1所述的半导体存储器件，其中，所述外围电路结构包括：位于所述第一衬底上的晶体管；覆盖所述晶体管的层间电介质层；以及位于所述层间电介质层中并连接到所述晶体管的布线，其中，所述半导体存储器件还包括外围接触插塞，所述外围接触插塞与所述堆叠结构间隔开、穿透所述贯穿电介质图案、并且被设置在所述层间电介质层中，其中，所述外围接触插塞连接到所述晶体管。10.根据权利要求1所述的半导体存储器件，其中，所述第二衬底包括单元阵列区域和焊盘区域，其中，所述半导体存储器件还包括位于所述第二衬底的所述单元阵列区域上并穿透所述堆叠结...

【专利技术属性】
技术研发人员：朴庆晋，姜书求，曹权纯，金森宏治，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR