时钟信号生成器、锁相环电路及操作方法和无线通信设备技术

本申请提供了时钟信号生成器、锁相环电路及操作方法和无线通信设备，该时钟信号生成器被配置为基于参考时钟信号生成目标输出时钟信号。该时钟信号生成器包括：数字时间转换器(DTC)，该数字时间转换器被配置为基于输入代码延迟参考时钟信号，以生成延迟时钟信号并输出延迟时钟信号；DTC控制器，该DTC控制器被配置为基于比较DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果来确定DTC的初始增益值，并基于初始增益值生成输入代码；以及锁相环，该锁相环被配置为基于延迟时钟信号和以前生成的输出时钟信号的分频时钟信号生成目标输出时钟信号，该目标输出时钟信号被锁定到延迟时钟信号。

【技术实现步骤摘要】
时钟信号生成器、锁相环电路及操作方法和无线通信设备相关申请的交叉引用本申请要求于2018年4月6日在韩国知识产权局提交的韩国专利申请第10-2018-0040602号的优先权，其内容以引用的方式全部并入本文。
本专利技术构思涉及包括数字时间转换器(DTC)电路的半导体电路，更具体地涉及锁相环电路、包括DTC电路的时钟信号生成器、操作锁相环电路和时钟信号生成器的方法、以及无线通信设备。
技术介绍
DTC通过根据接收到的数字代码延迟输入的参考时钟信号来生成延迟后的时钟信号。DTC可以用在示波器、分数N锁相环(PLL)、时间交错的模数转换器(ADC)等中。分数NPLL电路中包括的DTC可以预先将参考时钟信号延迟对应于量化误差的延迟量，并且提供延迟后的参考时钟信号作为锁相环的输入时钟，从而可以预先移除分数NPLL电路的量化误差。为了DTC的有效操作，期望快速推导出满足包括DTC的时钟信号生成器的操作条件的DTC的增益值。
技术实现思路
本专利技术构思提供了能够减少推导用于操作数字时间转换器(DTC)的增益值所花费的时间的锁相环电路、时钟信号生成器、以及操作锁相环电路和时钟信号生成器的方法。根据一些示例实施例，提供了一种被配置为基于参考时钟信号生成目标输出时钟信号的时钟信号生成器。所述时钟信号生成器包括数字时间转换器(DTC)，所述DTC被配置为基于输入代码延迟参考时钟信号，以生成延迟时钟信号并输出所述延迟时钟信号。所述时钟信号生成器还包括DTC控制器，所述DTC控制器被配置为基于比较所述DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果确定所述DTC的初始增益值，并基于所述初始增益值生成所述输入代码。所述时钟信号生成器还包括锁相环，该锁相环被配置为基于所述延迟时钟信号和所述以前生成的输出时钟信号的分频时钟信号生成所述目标输出时钟信号，所述目标输出时钟信号被锁定到所述延迟时钟信号。根据一些示例实施例，提供了一种锁相环电路，所述锁相环电路包括：锁相环，所述锁相环被配置为基于输入时钟信号和以前生成的输出时钟信号的分频时钟信号生成目标输出时钟信号，所述目标输出时钟信号被锁定到所述输入时钟信号；调制器，所述调制器被配置为改变所述锁相环的分频比，并且输出根据改变后的分频比产生的误差值；数字时间转换器(DTC)，所述数字时间转换器被配置为基于输入代码延迟参考时钟信号，以生成所述输入时钟信号并将所述输入时钟信号提供给所述锁相环；以及DTC控制器，所述DTC控制器被配置为基于比较所述DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果确定所述DTC的初始增益值，并基于所述初始增益值生成所述输入代码。根据一些示例实施例，提供了一种操作锁相环电路的方法，所述锁相环电路包括被配置为提供延迟参考时钟信号的输入时钟信号的数字时间转换器(DTC)。所述方法包括：通过将以前生成的输出时钟信号的分频时钟信号的频率锁定到所述输入时钟信号的频率，生成具有目标频率的目标输出时钟信号。所述方法还包括：基于比较所述参考时钟信号与至少一个以前生成的输入时钟信号之间的至少一个时间差和以前生成的输出时钟信号的周期所得的结果，确定所述DTC的初始增益值。另外，所述方法包括：通过基于所述初始增益值校准所述DTC的延迟量，将所述目标输出时钟信号的相位锁定到所述参考时钟信号的相位。根据一些示例实施例，提供了一种无线通信设备，所述无线通信设备包括：信号处理器，所述信号处理器被配置为处理基带中的接收信号和发送信号，并输出频率控制信号；收发器，所述收发器被配置为在时间上连续执行发送操作和接收操作；以及时钟信号生成器，所述时钟信号生成器被配置为响应于所述频率控制信号生成用于提供对所述发送信号和所述接收信号进行采样的频率的目标输出时钟信号，其中，所述时钟信号生成器包括：锁相环，所述锁相环被配置为基于以前生成的输出时钟信号的分频时钟信号和输入时钟信号生成目标输出时钟信号，所述目标输出时钟信号被锁定到所述输入时钟信号，并且基于所述频率控制信号改变用于生成所述分频时钟信号的分频比；数字时间转换器(DTC)，所述数字时间转换器被配置为基于输入代码延迟参考时钟信号，以生成所述输入时钟信号并将所述输入时钟信号提供给所述锁相环；以及DTC控制器，所述DTC控制器被配置为基于比较所述DTC的至少一个延迟量和所述以前生成的输出时钟信号的周期所得的结果确定所述DTC的初始增益值，并基于所述初始增益值生成所述输入代码。附图说明结合附图，根据下面的详细描述将更清楚地理解本专利技术构思的一些示例实施例，其中：图1是根据一些示例实施例的时钟信号生成器的框图；图2是根据一些示例实施例的锁相环电路的框图；图3是根据一些示例实施例的增益校准电路的示例的框图；图4A和4B是图3的脉冲生成器和逻辑电路的操作的时序图；图5示出了二进制搜索操作的示例；图6是根据一些示例实施例的DTC校准电路的示例的框图；图7是图2的DTC控制器中包括的输出控制电路的示例的电路图；图8A和8B是用于说明图2的锁相环电路中的DTC控制器的输出路径的框图；图9A是示出根据一些示例实施例的锁相环电路的锁定时间的时序图；图9B是示出根据比较示例的锁定时间的时序图；图10是根据一些示例实施例的其中的相位检测器被实施为时间数字转换器的锁相环电路的框图；图11是根据一些示例实施例的操作锁相环电路的方法的流程图；图12是推导图11的DTC的初始增益值的操作的流程图；以及图13是根据一些示例实施例的包括锁相环电路的无线通信设备的框图。具体实施方式下面，将参考附图描述本专利技术构思的一些示例实施例。图1是根据一些示例实施例的时钟信号生成器10的框图。时钟信号生成器10可以被包括在无线通信设备的接收和/或发送电路、片上系统(SoC)、用于从设备(例如，无线通信设备)接收信号和/或向设备(例如，无线通信设备)发送信号的接口电路等中。参考图1，时钟信号生成器10可以基于接收到的参考时钟信号CLKREF生成输出时钟信号CLKOUT，并且可以包括锁定环路11、数字时间转换器12(下文中称为DTC)以及DTC控制器13。参考时钟信号CLKREF可以从包括时钟信号生成器10的设备(或电路)中的参考时钟信号生成器(例如，振荡器、周期信号生成器等)提供，或者从设备的外部提供。在一些示例实施例中，输出时钟信号CLKOUT的频率可以是参考时钟信号CLKREF的频率的N倍(其中，N是等于或大于1的实数)。锁定环路11、DTC12以及DTC控制器13中的任意一者或全部可以由例如电路或线路，或者替代地由执行包括与由锁定环路11、DTC12以及DTC控制器13执行的本文中描述的任意或所有操作相对应的指令的程序代码的至少一个处理器实现。指令可以被存储在存储器中。本公开中使用的术语“处理器”可以指代例如，硬件实现的数据处理设备，该数据处理设备具有在物理上结构化为执行包括例如程序中包括的代码和/或指令表示的操作在内的期望操作的电路。在至少一些示例实施例中，上述硬件实现的数据处理设备可以包括但不限于，微处理器、中央处理单元(CPU)、处理器核、多核处理器、多处理器、专用集成电路(ASIC)以及现场可编程门阵列(FPGA)。DTC12可以生成延迟时钟信号CLKD，该延迟时钟信号本文档来自技高网...

【技术保护点】
1.一种时钟信号生成器，所述时钟信号生成器被配置为基于参考时钟信号生成目标输出时钟信号，所述时钟信号生成器包括：数字时间转换器，即DTC，所述DTC被配置为：基于输入代码延迟所述参考时钟信号，以生成延迟时钟信号，并且输出所述延迟时钟信号；DTC控制器，所述DTC控制器被配置为：基于比较所述DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果，确定所述DTC的初始增益值，并且基于所述初始增益值生成所述输入代码；以及锁相环，所述锁相环被配置为基于所述延迟时钟信号和所述以前生成的输出时钟信号的分频时钟信号生成所述目标输出时钟信号，所述目标输出时钟信号被锁定到所述延迟时钟信号。

【技术特征摘要】
2018.04.06 KR 10-2018-00406021.一种时钟信号生成器，所述时钟信号生成器被配置为基于参考时钟信号生成目标输出时钟信号，所述时钟信号生成器包括：数字时间转换器，即DTC，所述DTC被配置为：基于输入代码延迟所述参考时钟信号，以生成延迟时钟信号，并且输出所述延迟时钟信号；DTC控制器，所述DTC控制器被配置为：基于比较所述DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果，确定所述DTC的初始增益值，并且基于所述初始增益值生成所述输入代码；以及锁相环，所述锁相环被配置为基于所述延迟时钟信号和所述以前生成的输出时钟信号的分频时钟信号生成所述目标输出时钟信号，所述目标输出时钟信号被锁定到所述延迟时钟信号。2.根据权利要求1所述的时钟信号生成器，其中，所述初始增益值包括代码值，所述代码值对应于所述以前生成的输出时钟信号的周期与所述DTC的单位延迟量的比值。3.根据权利要求1所述的时钟信号生成器，其中，所述DTC控制器包括增益校准电路，所述增益校准电路被配置为：基于所述参考时钟信号和至少一个以前生成的延迟时钟信号，确定所述DTC的所述至少一个延迟量；以及通过基于比较所述DTC的所述至少一个延迟量和所述以前生成的输出时钟信号的周期所得的结果执行二进制搜索操作，确定所述初始增益值。4.根据权利要求3所述的时钟信号生成器，其中，所述增益校准电路进一步被配置为在等于所述输入代码的位数与所述参考时钟信号的周期乘积的时间段内完成所述二进制搜索操作。5.根据权利要求3所述的时钟信号生成器，其中，所述增益校准电路包括：第一时间数字转换器，所述第一时间数字转换器被配置为将所述至少一个延迟量转换为至少一个第一数字代码；第二时间数字转换器，所述第二时间数字转换器被配置为将所述以前生成的输出时钟信号的周期转换为第二数字代码；比较器，所述比较器被配置为比较所述至少一个第一数字代码的相应值和所述第二数字代码的相应值，以生成至少一个比较结果；以及译码器，所述译码器被配置为基于所述比较器的所述至少一个比较结果，确定所述初始增益值。6.根据权利要求3所述的时钟信号生成器，其中，所述增益校准电路响应于指示所述以前生成的输出时钟信号具有目标频率的频率锁定信号被激活。7.根据权利要求1所述的时钟信号生成器，其中，所述锁相环包括：相位检测器，所述相位检测器被配置为确定所述延迟时钟信号和所述分频时钟信号之间的相位差；频率检测器，所述频率检测器被配置为确定所述延迟时钟信号和所述分频时钟信号之间的频率差；振荡器，所述振荡器被配置为基于所述相位差和所述频率差生成所述目标输出时钟信号；分频器，所述分频器被配置为通过对所述以前生成的输出时钟信号进行分频生成所述分频时钟信号；以及调制器，所述调制器被配置为：改变所述分频器的整数分频比，使得所述分频器的平均分频比具有目标值，并且向所述DTC提供量化误差值，该量化误差值表示根据改变后的整数分频比出现的量化误差。8.根据权利要求7所述的时钟信号生成器，其中，所述DTC控制器包括DTC校准电路，该DTC校准电路被配置为基于至少一个以前生成的延迟时钟信号和所述分频时钟信号之间的至少一个相位差、所述锁相环的所述量化误差值以及所述初始增益值，生成控制代码值。9.根据权利要求8所述的时钟信号生成器，其中，所述DTC校准电路包括：相关电路，所述相关电路被配置为输出所述至少一个相位差和所述量化误差值的代码的相关值；积分器，所述积分器被配置为通过累加所述相关值和所述初始增益值生成校准后的增益值；以及乘法器，所述乘法器被配置为通过将所述量化误差值与所述校准后的增益值相乘生成所述控制代码值。10.根据权利要求9所述的时钟信号生成器，其中，所述DTC控制器还被配置为：当所述以前生成的输出时钟信号具有目标频率时，向所述DTC提供所述初始增益值作为所述输入代码；以及当所述初始增益值是目标增益值时，向所述DTC提供所述控制代码值作为所述输入代码。11.一种锁相环电路，包括：锁相环，所述锁相环被配置为基于以前生成的输出时钟信号的分频时钟信号和输入时钟信号生成目标输出时钟信号，所述目标输出时钟信号被锁定到所述输入时钟信号；调制器，所述调制器被配置为：改变所述锁相环的分频比，并且输出根据改变后的分频比出现的误差值；数字时间转换器，即DTC，所述DTC被配置为：基于输入代码延迟参考时钟信号，以生成所述输入时钟信号，向所述锁相环提供所述输入时钟信号；以及DTC控制器，所述DTC控制器被配置为：基于比较所述DTC的至少一个延迟量和以前生成的输出时钟信号的周期所得的结果，确定所述DTC的初始增益值，并且基于所述初始增益值生成所述输入代码。12.根据权利要求11所述的锁相环电路，其中，所述DTC控制器包括：增益校准电路，所述增益校准电路被配置为通过基于比较所述DTC的所述至少一个延迟量和所述以前生成的输出时钟信号的周期所得的结果执行二进制搜索操作，确定所述初始增益值；以及DTC校准电路，所述DTC校准电路被配置为基于至少一个以前生成的第一输入时钟信号和所述分频时钟信号之间的至少一个相位差、所述误差值以及所述初始增益值，输出控制代码值。13.根据权利要求12所述的锁相环电路，其中，所述增益校准电路包括：比较器，所述比较器被配置为比较所述至少一个延迟量和所述以前生成的输出时钟信号的周期，以生成比较结果；以及译码器，所述译码器被配置为基于从所述比较器接收的所述比较结果，执行所述二进制搜索操作。14.根据权利要求12...

【专利技术属性】
技术研发人员：金信雄，金宰莹，金哲镐，张栽赫，韩相昱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR