一种基于锁相延迟的多ADC同步装置制造方法及图纸

本发明专利技术公开了一种基于锁相延迟的多ADC同步装置，先通过FPGA产生时钟同步信号SYNC和SPI控制命令，时钟生成器和脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定，然后基于时钟树结构连接方式的双级联型的锁相环结构，实现多ADC的同步复位信号。

A multi ADC synchronization device based on phase-locked delay

【技术实现步骤摘要】
一种基于锁相延迟的多ADC同步装置
本专利技术属于信号处理
，更为具体地讲，涉及一种基于锁相延迟的多ADC同步装置。
技术介绍
在高速数据采集系统中，通常使用多ADC并行采集阵列来提高采样率。在并行采集场合，对多ADC的复位，直接影响到ADC输出数据的同步，最终会影响到数据的正确重构。因此，实现多片ADC的稳定复位，保证多片ADC的采集同步是设计关键。由于采集板的PCB走线以及分立元件间的延迟特性的差异，直接造成同步信号在各自路径上的延迟长度不一致。如果同步信号复位在采样时钟的亚稳态区间，最终会导致两种不同的结果，ADC采集数据的输出会有一个采样时钟周期的差异，如图1所示。多片ADC复位信号除了需要避开复位的亚稳态区间外，还需要作用在同一个复位区间。ADC的采集数据是在采样时钟的作用下进行输出，当复位信号作用在不同的采样区间时，输出的数据会经过不同的采样时钟周期延迟，如图2所示。因此，为了保证采集数据的正确重构，需要通过调节复位脉冲的延迟，使得复位信号作用在同一个稳定区间。在以往的复位电路设计中，采用了多级电路的设计方法。该电路由PLL，FPGA，D触发器，多路扇出器以及可编程延迟芯片组成，实现结构如图3所示。该方法利用锁相环给FPGA，D触发器提供同源的时钟，FPGA产生单个复位脉冲，D触发器对复位脉冲进行同步触发，多路扇出器将单个脉冲驱动为8个脉冲，延时器对各自脉冲进行延迟调节，最终提供给ADC进行复位。以上多级结构的电路中，每一级都存在独立元件，同时在PCB的布局布线中，每一条路径的走线长度都不一致。由于PCB走线延迟以及分立元件的延迟受温度影响较大，在温度变化的时候，容易造成复位信号作用在亚稳态区间或者下一个复位区间内，对多路ADC的稳定复位带来不利影响。因此，有必要设计一种低温漂的同步复位装置。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提供一种基于锁相延迟的多ADC同步装置，通过采用时钟树结构连接方式的双级联型的锁相环结构，来保证了复位电路的时钟同源性，降低了输出延迟因温度受到影响。为实现上述专利技术目的，本专利技术一种基于锁相延迟的多ADC同步装置，其特征在于，包括：FPGA、时钟生成器、脉冲发生器和多片ADC；所述的FPGA用于产生时钟同步信号SYNC和SPI控制命令，再将时钟同步信号SYNC发送给时钟生成器，将SPI控制命令同时发送给时钟生成器和脉冲发生器；所述的时钟生成器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在时钟同步信号的激励下，对齐内部分频器的相位，产生出多片ADC的采样时钟信号，并分发给每一片ADC；同时，时钟生成器生成一路参考时钟信号和一路脉冲同步信号并发送给脉冲发生器，其中，参考时钟信作为脉冲发生器的源时钟，脉冲同步信号对脉冲发生器进行同步复位；所述的脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在脉冲同步信号的激励下，使脉冲发生器的输出端保持与时钟生成器的相位对齐，然后，脉冲发生器对输入的源时钟进行多路驱动，产生出多路延迟可调的同步脉冲信号，并分发给每一片ADC；所述的ADC根据同步脉冲信号进行复位操作，然后在采样时钟信号到来时进行信号采样。本专利技术的专利技术目的是这样实现的：本专利技术一种基于锁相延迟的多ADC同步装置，先通过FPGA产生时钟同步信号SYNC和SPI控制命令，时钟生成器和脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定，然后基于时钟树结构连接方式的双级联型的锁相环结构，实现多ADC的同步复位信号。同时，本专利技术一种基于锁相延迟的多ADC同步装置还具有以下有益效果：(1)、同步复位装置由时钟生成器和脉冲发生器组成，提供了丰富的设备时钟资源和灵活的脉冲发生器功能；(2)、减少了分立元件的使用数量，保证了复位电路的时钟同源性；(3)、基于双级联型的锁相环结构，使输出延迟受温度影响较小，满足本专利技术对低温漂性能的要求。附图说明图1是ADC复位时序图；图2是多ADC复位时序图；图3是现有多ADC同步复位电路实现原理图；图4是本专利技术一种基于锁相延迟的多ADC同步装置原理图；图5是电荷泵锁相环结构图；图6是双级联型锁相环结构图；图7是模拟延迟的温度曲线图8是输出通道的全局配置框图。具体实施方式下面结合附图对本专利技术的具体实施方式进行描述，以便本领域的技术人员更好地理解本专利技术。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本专利技术的主要内容时，这些描述在这里将被忽略。实施例图4是本专利技术一种基于锁相延迟的多ADC同步装置原理图。在本实施例中，如图4所示，本专利技术一种基于锁相延迟的多ADC同步装置，包括：FPGA、时钟生成器、脉冲发生器和多片ADC。FPGA用于产生时钟同步信号SYNC和SPI控制命令，再将时钟同步信号SYNC发送给时钟生成器，将SPI控制命令同时发送给时钟生成器和脉冲发生器。时钟生成器和脉冲发生器采用双级联型的锁相环结构，两者之间采用时钟树结构的连接方式；双级联型的锁相环结构包括第一级锁相环和第二级锁相环，每一级锁相环均由电荷泵型锁相环结构；其中，如图5所示，电荷泵型锁相环结构包括鉴相器，电荷泵CPPFD，环路滤波器LF，压控振荡器VCO和分频器1/N。其锁相过程如下：(1)、鉴相器对输入的参考时钟和反馈时钟进行相位差的比较，其输出电压与比较结果成正比。(2)、电荷泵根据鉴相后的输出电压，对环路进行充放电工作。(3)、环路滤波器具有低通性质，能够将电荷泵电流转换为压控振荡器的控制电压，并滤除高频成分。(4)、压控振荡器的输出频率跟随控制电压线性变化。(5)、分频器对输出信号进行分频。并反馈给鉴相器的比较端。在环路控制电压的作用下，输出频率跟随输入频率变化，当鉴相器两端的输入频率和反馈频率相等时，即实现了锁定要求。如图6所示，双级联型的锁相环结构的工作过程如下：第一级环路以高精度晶振作为参考源，根据上述锁相原理：当fin/R＝fvcxo/N时，环路实现频率和相位的锁定。第一级环路锁定时，给第二级环路提供了一个精准、低噪声的参考时钟。第二级环路的采用一个内部压控振荡器实现时钟倍频，第二级环路锁定时，可产生和分配出多种类型的时钟资源。时钟树结构，采用时钟生成器作为主时钟芯片，采用脉冲发生器作为分支芯片；主时钟芯片以外部晶振作为参考源，输出高精度、低相噪的时钟作为后级脉冲发生器的输入时钟；在时钟树的每一级，前级的时钟芯片提供脉冲同步信号对后级的分支芯片进行相位对齐，使得各输出之间实现更精确的同步。下面我们对时钟生成器和脉冲发生器的具体工作流程进行描述：时钟生成器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在时钟同步信号的激励下，对齐内部分频器的相位，产生出多片ADC的采样时钟信号，并分发给每一片ADC；同时，时钟生成器生成一路参考时钟信号和一路脉冲同步信号并发送给脉冲发生器，其中，参考时钟信作为脉冲发生器的源时钟，脉冲同步信号对脉冲发生器进行同步复位；脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在脉冲同步信号的激励下，使脉本文档来自技高网...

【技术保护点】
1.一种基于锁相延迟的多ADC同步装置，其特征在于，包括：FPGA、时钟生成器、脉冲发生器和多片ADC；所述的FPGA用于产生时钟同步信号SYNC和SPI控制命令，再将时钟同步信号SYNC发送给时钟生成器，将SPI控制命令同时发送给时钟生成器和脉冲发生器；所述的时钟生成器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在时钟同步信号的激励下，对齐内部分频器的相位，产生出多片ADC的采样时钟信号，并分发给每一片ADC；同时，时钟生成器生成一路参考时钟信号和一路脉冲同步信号并发送给脉冲发生器，其中，参考时钟信作为脉冲发生器的源时钟，脉冲同步信号对脉冲发生器进行同步复位；所述的脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在脉冲同步信号的激励下，使脉冲发生器的输出端保持与时钟生成器的相位对齐对齐，然后，脉冲发生器对输入的源时钟进行多路驱动，产生出多路延迟可调的同步脉冲信号，并分发给每一片ADC；所述的ADC根据同步脉冲信号进行复位操作，然后在采样时钟信号到来时进行信号采样。

【技术特征摘要】
1.一种基于锁相延迟的多ADC同步装置，其特征在于，包括：FPGA、时钟生成器、脉冲发生器和多片ADC；所述的FPGA用于产生时钟同步信号SYNC和SPI控制命令，再将时钟同步信号SYNC发送给时钟生成器，将SPI控制命令同时发送给时钟生成器和脉冲发生器；所述的时钟生成器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在时钟同步信号的激励下，对齐内部分频器的相位，产生出多片ADC的采样时钟信号，并分发给每一片ADC；同时，时钟生成器生成一路参考时钟信号和一路脉冲同步信号并发送给脉冲发生器，其中，参考时钟信作为脉冲发生器的源时钟，脉冲同步信号对脉冲发生器进行同步复位；所述的脉冲发生器在SPI控制命令下先进行初始化配置，并依次对第一级锁相环和第二级锁相环进行锁定；然后在脉冲同步信号的激励下，使脉冲发生器的输出端保持与时钟生成器的相位对齐对齐，然后，脉冲发生器对输入的源时钟进行多路驱动，产生出多路延迟可调的同步脉冲信号，并分发给每一片ADC；所述的ADC根据同步脉冲信号进行复位操作，然后在采样时钟信号到来时进行信号采样。2.根据权利要求1所述的基于锁相延迟的多ADC同步装置，其特征在于，包括：所述时钟生成器和脉冲发生器采用双级联型的锁相环结构，两者之间采用时钟树结构的连接方式；所述双级联型的锁相环结构包括第一级锁相环和第二级锁相环，每一级锁相环均由电荷泵型锁相环结构；其中，第一级锁相环以高精度晶振作为参考源，当第一级锁相环锁定时给第二级锁相环提供一个精准、低噪声的参考时钟，第二级...

【专利技术属性】
技术研发人员：黄武煌，杨建原，杨扩军，王厚军，叶芃，邱渡裕，谭峰，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51