动态迟滞电路制造技术

本公开涉及动态迟滞电路。描述一种方法并且在一个实施方案中包括：在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；在所述检测之后将所述电路置于第二滞后模式；和在完成接收所述数据包之后使接收器返回第一滞后模式以等待接收下一个数据包。在某些实施方案中，第一滞后模式是高滞后模式，并且所述第二滞后模式是标准滞后模式。在一些实施方案中，第一和第二滞后模式中的每一个的级别是动态可调的。

Dynamic hysteresis circuit

【技术实现步骤摘要】
动态迟滞电路
本公开涉及动态迟滞电路。
技术介绍
接收器中的滞后作为对冲数据通信线路上的噪声的阈值，从而最小化错误触发检测的风险。如本文所使用的，滞后是输入信号的转变和输出信号的相应转变之间的延迟或滞后。
技术实现思路
根据本公开的一个方面，提供了一种方法，包括：在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；在所述检测之后将所述电路置于第二滞后模式；和在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包。根据本公开的另一个方面，提供了一种设备，包括：第一电路，用于在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；第二电路，用于在所述检测之后将所述电路置于第二滞后模式；和第三电路，用于在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包。根据本公开的又一个方面，提供了一种比较器电路，包括：前置放大器电路；比较器核心，连接到所述前置放大器电路；和多个交叉耦合器件对，其中连接以为所述比较器核心提供反馈电路的交叉耦合器件的数量是可动态控制的，以控制所述比较器电路的滞后电平。附图说明通过以下结合附图的详细描述将容易理解实施例。为了便于描述，相同的附图标记表示相同的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。图1是说明性通信系统的框图，其中可以有利地实现具有动态滞后(“DH”)能力的比较器的实施例。图2是根据各种实施例的可以包括在图1的系统的节点中的节点收发器的框图。图3是根据各种实施例的用于图1的系统中的通信的同步控制帧的一部分的图。图4是根据各种实施例的用于图1的系统中的通信的超帧的图。图5示出了根据各种实施例的用于图1的系统的不同操作模式中的同步控制帧的示例格式。图6A-图6B共同示出了根据各种实施例的在图1的系统的不同操作模式下的同步响应帧的示例格式。图7是根据各种实施例的图2的总线协议电路的各种组件的框图。图8-图11示出了根据本文描述的总线协议的各种实施例的沿双线总线的信息交换的示例。图12示出了根据各种实施例的用于双线总线的环形拓扑及其上的单向通信方案。图13示意性地示出了根据各种实施例的可以用作图1的系统中的节点或主机的设备。图14A和图14B分别示出了根据各种实施例的用于实现DH技术的示意性框图电路。图15A和图15B分别示出了图14A和14B的电路的各种信号的时序图，示出了根据各种实施例的高滞后模式和标准的低滞后模式之间的多个转换。图16是示出根据各种实施例的高滞后模式的操作的示例的图。图17A-图17B共同示出了接收器电路的高级框图，其中可以实现根据各种实施例的DH技术。图18A和图18B是根据各种实施例的图17A-17B的接收器电路的比较器的更详细的示意性框图。图19A和图19B分别示出了根据各种实施例的图18A和18B的比较器的核心的更一般的示意性框图。图20是根据各种实施例的在电路中实现DH技术的方法的流程图。具体实施方式本文公开了依赖于比较器级中的两个或更多个不同滞后设置的接收器设计。如前所述，接收器中的滞后作为对冲线路上的噪声的阈值，从而最小化错误触发检测的风险。本文描述的实施例包括用于在数据线上存在不期望的噪声时增加滞后的方法。例如，当接收器等待空闲以检测分组的第一转换时，这可能是期望的，尤其是在其中时钟信号被编码在数据包中并且不发送单独的时钟或同步信号的系统中。根据本文描述的实施例的特征，可以使用使用高于标准(较低)滞后的接收器(“RX”)滞后的更可预测和/或更严格的检测方案来检测第一边缘或前几个边缘，从而确保内部时钟数据恢复不会锁定噪声。另外，从较高滞后转变为较低滞后导致对亚稳态的易感性降低。在某些实施例中，可以优化从电缆的另一侧发送的发送器(“TX”)以发送具有更高幅度的第一或前几个位，因为当RX空闲并收听线路时，RX最初设置为高滞后模式。另外，滞后可以是不对称的，对于0到1或1到0转换之一具有更高的滞后，或者对称，对于0到1和1到0转换中的每一个具有相同的滞后。如下面将更详细描述的，根据本文描述的实施例的动态滞后(“DH”)技术包括确定滞后设置的控制，所述滞后设置是时序相关的并且设置何时滞后较高以及何时较低。DH技术还包括向标准比较器电路添加关键元件以启用多个滞后模式。在下面的详细描述中，参考了形成其一部分的附图，其中相同的标号始终表示相同的部件，并且其中通过图示的方式示出了可以实施的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被视为具有限制意义。可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别是，这些操作可能不按呈现顺序执行。所描述的操作可以以与所描述的实施例不同的顺序执行。在另外的实施例中，可以执行各种附加操作和/或可以省略所描述的操作。出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的、短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。这里可以以单数形式提及或示出各种组件(例如，“处理器”、“外围设备”等)，但这仅仅是为了便于讨论，并且根据本文的教导，以单数形式提及的任何元件可包括多个这样的元件。该描述使用短语“在实施例中”或“在实施例中”，其可各自指代相同或不同实施例中的一个或多个。此外，关于本公开的实施例使用的术语“包含”、“包括”、“具有”等是同义的。如这里所使用的，术语“电路”可以指代、是或者包括专用集成电路(ASIC)、电子电路、光学电路、处理器(共享、专用或组)和/或执行一个或多个软件或固件程序的存储器(共享、专用或组)、组合逻辑电路和/或提供所述功能的其他合适硬件。主节点在此也可以称为主“设备”；类似地，从节点在此可以称为从属“设备”。图1是根据各种实施例的说明性半双工双线通信系统100的框图，其中可以有利地实现具有动态滞后(“DH”)能力的比较器的实施例。系统100包括主机110、主节点102和至少一个从节点104。在图1中，示出了三个从节点(0、1和2)。图1中的三个从节点104的描绘仅是说明性的，并且系统100可根据需要包括一个、两个或更多个从节点104。主节点102可以通过双线总线106与从节点104通信。总线106可以包括沿着总线106的相邻节点之间的不同的双线总线链路，以菊花链的形式连接沿着总线106的节点。例如，如图1所示，总线106可以包括将主节点102耦合到从节点0的链路、将从节点0耦合到从节点1的链路、以及将从节点1耦合到从节点2的链路。在一些实施例中，总线106的链路每个可以由单个双绞线对(例如，非屏蔽双绞线)形成。在一些实施例中，总线106的链路每个可以由同轴电缆形成(例如，其中核心提供“正”线，屏蔽提供“负”线，反之亦然)。主机110可以包括对主节点102进行编程的处理器，并且充当沿着总线106发送的各种有效载荷的始发者和接收者。在一些实施例中，主机110可以是或可以包括例如微控制器。特别地，主机110可以是沿着总线106发生的内部集成电路声音(I本文档来自技高网...

【技术保护点】
1.方法，包括：在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；在所述检测之后将所述电路置于第二滞后模式；和在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包。

【技术特征摘要】
2018.04.02 US 15/943,3411.方法，包括：在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；在所述检测之后将所述电路置于第二滞后模式；和在完成接收所述数据包之后使所述电路返回所述第一滞后模式以等待接收下一个数据包。2.权利要求1所述的方法，其中所述第一滞后模式是高滞后模式，并且所述第二滞后模式是标准滞后模式。3.权利要求1所述的方法，其中所述第一和第二滞后模式中的每一个的级别是动态可调的。4.权利要求1所述的方法，其中通过停用接收器使能信号来指示完成接收所述数据包。5.权利要求1所述的方法，其中所述转变包括数据信号的低到高转变。6.权利要求1所述的方法，其中所述转变包括数据信号的高到低转变。7.权利要求1所述的方法，其中所述转变包括所述数据包的第一边缘。8.权利要求1所述的方法，其中所述转变包括数据信号的第N转变。9.权利要求1所述的方法，其中所述电路包括比较器，并且其中使所述电路返回第一滞后模式包括动态减少包括比较器的反馈电路的多个器件。10.权利要求1所述的方法，其中所述电路包括比较器，并且其中将所述电路置于第二滞后模式包括动态增加包括比较器的反馈电路的多个器件。11.设备，包括：第一电路，用于在电路处于第一滞后模式时，检测包括在所述电路处接收的数据包的数据信号的转变；第二电路，用于在所...

【专利技术属性】
技术研发人员：P·奥列加斯，D·萨里，A·阿拉克廉，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国,US