具有栅极正交壁的单向自对准栅极端盖（SAGE）架构制造技术

描述了具有栅极正交壁的单向自对准栅极端盖（SAGE）架构，以及制作具有栅极正交壁的单向自对准栅极端盖（SAGE）架构的方法。在示例中，集成电路结构包括第一半导体鳍，其具有沿第一半导体鳍的长度的切口。第二半导体鳍具有沿第二半导体鳍的长度的切口。栅极端盖隔离结构位于第一半导体鳍和第二半导体鳍之间。栅极端盖隔离结构具有沿第一和第二半导体鳍的长度的充分均匀的宽度。

Unidirectional Self-aligning Gate Extreme Cover (SAGE) Architecture with Gate Orthogonal Wall

【技术实现步骤摘要】
具有栅极正交壁的单向自对准栅极端盖（SAGE）架构
本公开的实施例处于半导体器件和处理的领域中，并且具体来说，涉及具有栅极正交壁的单向自对准栅极端盖（SAGE）架构以及制作具有栅极正交壁的单向自对准栅极端盖（SAGE）架构的方法。
技术介绍
在去过几十年内，集成电路中的特征缩放已经成为在日益增长的半导体行业背后的推动力。缩放到越来越小的特征能实现半导体芯片的有限面积上功能单元的增大的密度。例如，缩减晶体管大小允许在芯片上结合增大数量的存储器或逻辑器件，给予产品制作有增大的容量。然而，对日益增长的容量的需求并非没有问题。对优化每个器件的性能的必要性变得越来越大。在集成电路器件的制造中，随着器件尺寸不断缩小，多栅晶体管（例如，三栅晶体管）变得更加普遍，在传统工艺中，三栅晶体管一般在体硅衬底或绝缘体上硅衬底上制作。在一些情况下，优选体硅衬底，由于它们成本较低并且因为它们可能够实现更低复杂度的三栅制作工艺。然而，缩放多栅晶体管并非没有影响。随着微电子电路的这些基本构件的尺寸减少并且随着给定区域中制作的基本构件的绝对数量增大，关于用于对这些构件进行图案化的光刻工艺的限制已经变得有压倒性。具体来说，在半导体堆叠中图案化的特征的最小尺寸（关键尺寸）和这类特征之间的间距之间可存在折衷。附图说明图1示出具有相对宽间距的传统架构的相邻集成电路结构（左侧）对比按照本公开的实施例的具有相对窄间距的自对准栅极端盖（SAGE）架构的相邻集成电路结构（右侧）的平面图。图2示出包括适应端到端间距的基于鳍的半导体器件的传统布局的平面图。图3示出传统架构（左侧）对比按照本公开的实施例的自对准栅极端盖（SAGE）架构（右侧）的通过鳍截取的截面图。图4A-4D示出传统finFET或三栅工艺制作方案中重要工艺操作的截面图。图5A-5D示出按照本公开的实施例的用于finFET或三栅器件的自对准栅极端盖工艺制作方案中重要工艺操作的截面图。图6示出按照本公开的实施例的制作成(a)不具有SAGE隔离结构、(b)具有在鳍切割工艺后制作的SAGE隔离结构、以及(c)具有在鳍切割工艺前制作的SAGE隔离结构的集成电路结构的截面图和对应的平面图。图7A-7E示出按照本公开的实施例的表示用于制作具有栅极正交壁的单向自对准栅极端盖（SAGE）结构的工艺中的各种操作的顶角截面图。图8A示出按照本公开的实施例的具有自对准栅极端盖隔离的非平面半导体器件的截面图。图8B示出按照本公开的实施例的沿图8A的半导体器件的a-a'轴截取的平面图。图9A-9C示出按照本公开的实施例的用于finFET或三栅器件的另一个自对准栅极端盖工艺制作方案中重要工艺操作的截面图。图10示出按照本公开的实施例的一个实现的计算装置。图11示出包括本公开的一个或多个实施例的插入器。具体实施方式描述了具有栅极正交壁的单向自对准栅极端盖（SAGE）架构，以及制作具有栅极正交壁的单向自对准栅极端盖（SAGE）架构的方法。在以下描述中，阐述了许多具体细节，例如特定集成和材料方案，以便提供对本公开的实施例的透彻了解。对本领域的技术人员将会显然的是，可在没有这些特定细节的情况下实践本公开的实施例。在其他情况下，没有详细描述众所周知的特征，例如集成电路设计布局，以免不必要地模糊对本公开的实施例的理解。此外，要理解，图中所示的各种实施例是说明性表示，并且不一定按比例绘制。某种术语学也可以仅出于参考目的在以下描述中使用，并且因而并非意在限制。例如，诸如“上”、“下”、“上方”和“下方”之类的术语指的是所参照的附图中的方向。诸如“前”、“后”、“背面”和“侧面”之类的术语在一致但任意的参考框架内描述部件的部分的方向和/或位置，其通过参考描述在讨论中的部件的文本和关联附图变得清楚。这类术语学可包括上面特定提到的词语、其衍生词和类似含义的词语。本文所述的实施例可指向前道工序（FEOL）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中在半导体衬底或层中对各个器件（例如晶体管、电容器、电阻器等）进行图案化。FEOL通常涵盖直到（但不包括）金属互连层沉积的所有内容。在最后的FEOL操作之后，结果通常是具有隔离晶体管的晶圆（例如，没有任何导线）。本文所述的实施例可指向后道工序（BEOL）半导体处理和结构。BEOL是IC制作的第二部分，其中各种器件（例如晶体管、电容器、电阻器等）与晶圆上的布线（例如，一个或多个金属化层）互连。BEOL包括触点、绝缘层（电介质）、金属层和用于芯片到封装连接的接合位点。在制作阶段的BEOL部分中，形成触点（垫）、互连线、通孔和介电结构。对于现代IC工艺，BEOL中可添加多于10个金属层。下面描述的实施例可适用于FEOL处理和结构、BEOL处理和结构，或者FEOL和BEOL处理和结构两者。具体来说，尽管可以使用FEOL处理场景来说明示范处理方案，但是这类方法也可适用于BEOL处理。同样，尽管可以使用BEOL处理场景来说明示范处理方案，但是这类方法也可适用于FEOL处理。本公开的一个或多个实施例指向具有半导体结构或器件的栅电极的一个或多个栅极端盖结构（例如，作为栅极隔离区域）的半导体结构或器件。一个或多个实施例指向用于这类栅电极结构的局部互连的制作。另外，还描述了以自对准方式制作栅极端盖隔离结构的方法。在一个或多个实施例中，单向自对准栅极端盖结构被制作成具有栅极正交壁。本文描述的实施例可解决与以超缩放工艺技术缩放扩散端到端间距关联的问题。为了提供上下文，现有技术的方法依赖于栅极端对端的光刻缩放（多切割）以对于扩散的最小技术栅极重叠。扩散的最小技术栅极重叠是扩散端到端空间的关键组成部分。关联的栅极线（多切割）工艺通常受到光刻、配准和蚀刻偏差考虑的限制，并最终设定最小扩散端到端距离。诸如有源栅极上接触（COAG）架构之类的其他方法已经致力于改进这类扩散间距能力。然而，此
中的改进仍然保持高度受欢迎。自对准栅极端盖（SAGE）架构优于传统方法的优点可包括实现更高的布局密度，并且特别是扩散到扩散间距的缩放。作为示例，图1示出具有相对宽间距的传统架构的相邻集成电路结构（左侧）对比按照本公开的实施例的具有相对窄间距的SAGE架构的相邻集成电路结构（右侧）的平面图。参照图1的左侧，布局100包括分别基于半导体鳍106和108的第一102和第二104集成电路结构。每个器件102和104分别具有栅电极110或112。另外，每个器件102和104分别在鳍106和108的源极和漏极区域处分别具有沟槽触点（TCN）114或116。还描绘了栅极通孔118和120，以及沟槽触点通孔119和121。再次参照图1的左侧，栅电极110和112具有相对宽的端盖区域122，其分别位于对应的鳍106和108之外。TCN114和116各自具有相对大的端到端间距124，其也分别位于对应的鳍106和108之外。相比之下，参照图1的右侧，布局150包括分别基于半导体鳍156和158的第一152和第二154集成电路结构。每个器件152和154分别具有栅电极160或162。另外，每个器件152和154分别在鳍156和158的源极和漏极区域处分别具有沟槽触点（TCN）164或166。还描绘了栅极通孔168和170，以及沟本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：第一半导体鳍，所述第一半导体鳍具有沿所述第一半导体鳍的长度的切口；第二半导体鳍，所述第二半导体鳍具有沿所述第二半导体鳍的长度的切口；以及位于所述第一半导体鳍和所述第二半导体鳍之间的栅极端盖隔离结构，所述栅极端盖隔离结构具有沿所述第一和第二半导体鳍的所述长度的基本上均匀的宽度。

【技术特征摘要】
2018.03.30 US 15/9416471.一种集成电路结构，包括：第一半导体鳍，所述第一半导体鳍具有沿所述第一半导体鳍的长度的切口；第二半导体鳍，所述第二半导体鳍具有沿所述第二半导体鳍的长度的切口；以及位于所述第一半导体鳍和所述第二半导体鳍之间的栅极端盖隔离结构，所述栅极端盖隔离结构具有沿所述第一和第二半导体鳍的所述长度的基本上均匀的宽度。2.如权利要求1所述的集成电路结构，其中所述栅极端盖隔离结构包括下部介电部分和所述下部介电部分上的介电盖。3.如权利要求1或2所述的集成电路结构，其中所述栅极端盖隔离结构包括在所述栅极端盖隔离结构内居中的垂直接缝。4.一种集成电路结构，包括：位于衬底上方并且突出通过沟槽隔离层的最上表面的第一多个半导体鳍；位于所述第一多个半导体鳍之上的第一栅极结构，所述第一栅极结构定义在所述第一多个半导体鳍的每一个中的沟道区，以及在所述第一多个半导体鳍的每一个的所述沟道区的相对端上的源极和漏极区域；位于所述衬底上方并且突出通过所述沟槽隔离层的所述最上表面的第二多个半导体鳍；位于所述第二多个半导体鳍之上的第二栅极结构，所述第二栅极结构定义在所述第二多个半导体鳍的每一个中的沟道区，以及在所述第二多个半导体鳍的每一个的所述沟道区的相对端上的源极和漏极区域；以及位于所述第一栅极结构和所述第二栅极结构之间并与所述第一栅极结构和所述第二栅极结构接触的单向栅极端盖隔离结构，所述单向栅极端盖隔离结构相邻所述第一和第二多个半导体鳍的鳍中的一个鳍中的鳍切口。5.如权利要求4所述的集成电路结构，其中与最靠近于所述单向栅极端盖隔离结构的所述第二多个半导体鳍的半导体鳍相比，最靠近于所述单向栅极端盖隔离结构的所述第一多个半导体鳍的半导体鳍与所述单向栅极端盖隔离结构间隔得更远。6.如权利要求5所述的集成电路结构，其中所述第一栅极堆叠包括第一栅极电介质，所述第一栅极电介质与所述第一多个半导体鳍共形且横向相邻于并接触所述单向栅极端盖隔离结构的第一侧，并且其中所述第二栅极堆叠包括第二栅极电介质，所述第二栅极电介质与所述第二多个半导体鳍共形且横向相邻于并接触与所述单向栅极端盖隔离结构的所述第一侧相对的所述单向栅极端盖隔离结构的第二侧。7.如权利要求6所述的集成电路结构，其中所述第一栅极电介质比所述第二栅极电介质更厚。8.如权利要求6或7所述的集成电路结构，其中所述第一栅极电介质比所述第二栅极电介质具有更多介电层。9.如权利要求4、5、6或7所述的集成电路结构，还包括：所述第一栅极结构之上的第一局部互连，其中所述第一多个半导体鳍属于第一半导体器件；以及所述第二栅极结构之上的第二局部互连...

【专利技术属性】
技术研发人员：WM哈夫茨，S戈文达拉祖，M刘，SS廖，简嘉宏，N林德特，C肯扬，S苏布拉马尼安，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US