电平移位器电路与存储设备制造技术

本公开涉及具有两域电平移位能力的电平移位器电路与存储设备。例如，一种电平移位器电路，其被配置为移位在第一电压范围内切换的输入信号以相应地生成在高于第一电压范围的第二电压范围内切换的第一输出信号。该电平移位器电路包括锁存核心，其具有：锁存输入和输出端子；电源线，被配置为由电源电压供电；以及参考线，被配置为耦合至参考电压。电容耦合元件耦合至锁存核心的锁存输入和输出端子。驱动级被配置为利用基于输入信号生成的偏置信号来偏置电容耦合元件。去耦级被配置为通过电容耦合元件由驱动级驱动，以在输入信号的切换期间使电源线与电源电压去耦以及使参考线与参考电压去耦。

Level shifter circuit and memory device

【技术实现步骤摘要】
电平移位器电路与存储设备相关申请的交叉参考本申请要求2018年3月15日提交的意大利专利申请第102018000003622号的优先权，该申请以参考方式并入本文。
本技术总体上涉及电子系统和方法，并且在具体实施例中，涉及具有两域电平移位能力的电平移位器电路与存储设备。
技术介绍
众所周知，在需要交互在不同电压电平下操作的两个或更多个电路的情况下，电平移位器电路(简称为电平移位器)具有多种应用。电平移位器用于非易失性存储设备，例如相变存储器(PCM)类型，其中通过利用具有在电阻率相差很大值的相位之间切换的特性的相变材料(例如，“硫族化合物”或“硫族材料”)得到信息的存储。在这些存储设备中，存在内部电源电压(所谓的逻辑电源电压Vdd，具有低电压值，例如包括在1V和1.35V之间)。为了对存储单元的内容执行读和写(编程或擦除)操作，需要使用更高的操作电压，例如高达4.5V的值。由于这些存储设备中存在的电压值的不同范围，需要使用电平移位器电路以交互和操作性地耦合低压和高压电路部分。具体地，通常需要有两个不同的电平移位电压域，即，中压域(电压在接地参考与中等或中间电压电平之间的范围内，例如2.25V)和高压域(电压在中等电压电平和高电压电平之间的范围内，例如4.5V)。例如，在非易失性存储器应用中，具体在PCM存储器中，行和列解码器要求电压在中压和高压域中移位来用于它们的操作(将如下文所讨论的)。对于电平移位器，具体针对存储器应用，通常期望的要求是快速电平转换、低功耗和小面积占用。期望的要求还包括并行地执行中压和高压域中的电平移位操作，最小的延迟在电平转换之间，从而例如避免对应NMOS和PMOS晶体管中的电流交叉传导。另一常见的期望要求是电平移位器在可应用的电源电压值方面提供灵活性。
技术实现思路
一个或多个实施例涉及具有改进的效率的电平移位器电路(具体用于存储设备)以及对应的存储设备(具体为非易失性类型)。本申请人已意识到，已知的电平移位器解决方案不满足上述要求。一个或多个实施例涉及用于电平移位器电路的改进解决方案。本公开提供了一种电平移位器电路，被配置为接收输入信号并基于所述输入信号生成第一输出信号，所述输入信号在第一电压范围内切换，并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换，所述电平移位器电路包括：电源电压节点，被配置为接收电源电压；参考电压节点，被配置为接收参考电压；锁存核心，包括锁存输入端子、锁存输出端子、耦合至所述电源电压节点的电源线以及耦合至所述参考电压节点的参考线；多个电容耦合元件，耦合至所述锁存输入端子和所述锁存输出端子；驱动级，被配置为基于所述输入信号生成多个偏置信号，并且利用所述多个偏置信号来偏置所述多个电容耦合元件；以及去耦级，被配置为通过所述多个电容耦合元件由所述驱动级来驱动，以在所述输入信号的切换期间使所述电源线与所述电源电压节点去耦以及使所述参考线与所述参考电压节点去耦。在某些实施例中，所述电路进一步被配置为生成在第三电压范围内切换的第二输出信号，所述第三电压范围在所述第一电压范围和所述第二电压范围之间，其中所述第一输出信号和所述第二输出信号具有对应且同时的切换转换。在某些实施例中，所述去耦级包括：第一去耦单元，包括耦合在所述电源线和所述电源电压节点之间的第一去耦PMOS晶体管和第二去耦PMOS晶体管，所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子；以及第二去耦单元，包括耦合在所述参考线和所述参考电压节点之间的第一去耦NMOS晶体管和第二去耦NMOS晶体管，所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子，其中所述驱动级被配置为：生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠正值的第一偏置信号和第二偏置信号，以通过所述多个电容耦合元件驱动所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管的控制端子，以及生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠负值的第三偏置信号和第四偏置信号，以通过所述多个电容耦合元件驱动所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子。在某些实施例中，所述驱动级包括：NAND逻辑类型的第一驱动单元，包括被配置为提供所述第一偏置信号和所述第二偏置信号的第一逻辑门和第二逻辑门，其中所述第一偏置信号和所述第二偏置信号具有相反值，除了所述输入信号的切换期间的重叠间隔，在所述重叠间隔期间所述第一偏置信号和所述第二偏置信号具有重叠正值；以及NOR逻辑类型的第二驱动单元，包括被配置为提供所述第三偏置信号和所述第四偏置信号的第一逻辑门和第二逻辑门，其中所述第三偏置信号和所述第四偏置信号具有相反值，除了所述输入信号的切换期间的重叠间隔，在所述重叠间隔期间所述第三偏置信号和所述第四偏置信号具有重叠负值，所述重叠间隔是所述第一驱动单元和所述第二驱动单元的第一逻辑门和第二逻辑门之间的逻辑门传播延迟的函数。在某些实施例中，所述第一驱动单元的第一逻辑门包括被配置为接收偏置输入信号的第一输入、耦合至所述第一驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第一偏置信号的输出，所述偏置输入信号是所述输入信号的函数；所述第一驱动单元的第二逻辑门包括被配置为接收否定偏置输入信号的第一输入、耦合至所述第一驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第二偏置信号的输出；所述第二驱动单元的第一逻辑门包括被配置为接收所述偏置输入信号的第一输入、耦合至所述第二驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第三偏置信号的输出；以及所述第二驱动单元的第二逻辑门包括被配置为接收所述否定偏置输入信号的第一输入、耦合至所述第二驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第四偏置信号的输出。在某些实施例中，所述锁存核心包括：第一锁存单元，具有耦合至所述多个电容耦合元件的第一电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第二电容耦合元件的顶板的锁存输出，其中所述第一锁存单元的锁存输入和锁存输出被耦合至所述去耦PMOS晶体管的控制端子，并且其中所述第一电容耦合元件和所述第二电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第一偏置信号和所述第二偏置信号；以及第二锁存单元，具有耦合至所述多个电容耦合元件的第三电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第四电容耦合元件的顶板的锁存输出，其中所述第二锁存单元的锁存输入和锁存输出被耦合至所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子，并且其中所述第三电容耦合元件和所述第四电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第三偏置信号和所述第四偏置信号。在某些实施例中，还包括：第一输出，被配置为提供用于生成所述第一输出信号的高电平移位输出信号，所述第一输出经由反相级耦合至所述第四电容耦合元件的顶板，所述反相级涉及所述电源电压和所述参考电压；以及第二输出，被配置为提供用于生成所述第二输出信号的中电平移位输出信号，所述中电平移位输出信号在第三电压范围内切换，所述第三电压范本文档来自技高网...

【技术保护点】
1.一种电平移位器电路，其特征在于，被配置为接收输入信号并基于所述输入信号生成第一输出信号，所述输入信号在第一电压范围内切换，并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换，所述电平移位器电路包括：电源电压节点，被配置为接收电源电压；参考电压节点，被配置为接收参考电压；锁存核心，包括锁存输入端子、锁存输出端子、耦合至所述电源电压节点的电源线以及耦合至所述参考电压节点的参考线；多个电容耦合元件，耦合至所述锁存输入端子和所述锁存输出端子；驱动级，被配置为基于所述输入信号生成多个偏置信号，并且利用所述多个偏置信号来偏置所述多个电容耦合元件；以及去耦级，被配置为通过所述多个电容耦合元件由所述驱动级来驱动，以在所述输入信号的切换期间使所述电源线与所述电源电压节点去耦以及使所述参考线与所述参考电压节点去耦。

【技术特征摘要】
2018.03.15 IT 1020180000036221.一种电平移位器电路，其特征在于，被配置为接收输入信号并基于所述输入信号生成第一输出信号，所述输入信号在第一电压范围内切换，并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换，所述电平移位器电路包括：电源电压节点，被配置为接收电源电压；参考电压节点，被配置为接收参考电压；锁存核心，包括锁存输入端子、锁存输出端子、耦合至所述电源电压节点的电源线以及耦合至所述参考电压节点的参考线；多个电容耦合元件，耦合至所述锁存输入端子和所述锁存输出端子；驱动级，被配置为基于所述输入信号生成多个偏置信号，并且利用所述多个偏置信号来偏置所述多个电容耦合元件；以及去耦级，被配置为通过所述多个电容耦合元件由所述驱动级来驱动，以在所述输入信号的切换期间使所述电源线与所述电源电压节点去耦以及使所述参考线与所述参考电压节点去耦。2.根据权利要求1所述的电路，其特征在于，所述电路进一步被配置为生成在第三电压范围内切换的第二输出信号，所述第三电压范围在所述第一电压范围和所述第二电压范围之间，其中所述第一输出信号和所述第二输出信号具有对应且同时的切换转换。3.根据权利要求1所述的电路，其特征在于，所述去耦级包括：第一去耦单元，包括耦合在所述电源线和所述电源电压节点之间的第一去耦PMOS晶体管和第二去耦PMOS晶体管，所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子；以及第二去耦单元，包括耦合在所述参考线和所述参考电压节点之间的第一去耦NMOS晶体管和第二去耦NMOS晶体管，所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子，其中所述驱动级被配置为：生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠正值的第一偏置信号和第二偏置信号，以通过所述多个电容耦合元件驱动所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管的控制端子，以及生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠负值的第三偏置信号和第四偏置信号，以通过所述多个电容耦合元件驱动所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子。4.根据权利要求3所述的电路，其特征在于，所述驱动级包括：NAND逻辑类型的第一驱动单元，包括被配置为提供所述第一偏置信号和所述第二偏置信号的第一逻辑门和第二逻辑门，其中所述第一偏置信号和所述第二偏置信号具有相反值，除了所述输入信号的切换期间的重叠间隔，在所述重叠间隔期间所述第一偏置信号和所述第二偏置信号具有重叠正值；以及NOR逻辑类型的第二驱动单元，包括被配置为提供所述第三偏置信号和所述第四偏置信号的第一逻辑门和第二逻辑门，其中所述第三偏置信号和所述第四偏置信号具有相反值，除了所述输入信号的切换期间的重叠间隔，在所述重叠间隔期间所述第三偏置信号和所述第四偏置信号具有重叠负值，所述重叠间隔是所述第一驱动单元和所述第二驱动单元的第一逻辑门和第二逻辑门之间的逻辑门传播延迟的函数。5.根据权利要求4所述的电路，其特征在于：所述第一驱动单元的第一逻辑门包括被配置为接收偏置输入信号的第一输入、耦合至所述第一驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第一偏置信号的输出，所述偏置输入信号是所述输入信号的函数；所述第一驱动单元的第二逻辑门包括被配置为接收否定偏置输入信号的第一输入、耦合至所述第一驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第二偏置信号的输出；所述第二驱动单元的第一逻辑门包括被配置为接收所述偏置输入信号的第一输入、耦合至所述第二驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第三偏置信号的输出；以及所述第二驱动单元的第二逻辑门包括被配置为接收所述否定偏置输入信号的第一输入、耦合至所述第二驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第四偏置信号的输出。6.根据权利要求3所述的电路，其特征在于，所述锁存核心包括：第一锁存单元，具有耦合至所述多个电容耦合元件的第一电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第二电容耦合元件的顶板的锁存输出，其中所述第一锁存单元的锁存输入和锁存输出被耦合至所述去耦PMOS晶体管的控制端子，并且其中所述第一电容耦合元件和所述第二电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第一偏置信号和所述第二偏置信号；以及第二锁存单元，具有耦合至所述多个电容耦合元件的第三电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第四电容耦合元件的顶板的锁存输出，其中所述第二锁存单元的锁存输入和锁存输出被耦合至所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子，并且其中所述第三电容耦合元件和所述第四电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第三偏置信号和所述第四偏置信号。7.根据权利要求6所述的电路，其特征在于，还包括：第一输出，被配置为提供用于生成所述第一输出信号的高电平移位输出信号，所述第一输出经由反相级耦合至所述第四电容耦合元件的顶板，所述反相级涉及所述电源电压和所述参考电压；以及第二输出，被配置为提供用于生成所述第二输出信号的中电平移位输出信号，所述中电平移位输出信号在第三电压范围内切换，所述第三电压范围在所述第一电压范围和所述第二电压范围之间，所述第二输出经由反相缓冲器耦合至所述第四电容耦合元件的底板，其中所述第一输出信号和所述第二输出信号具有对应且同时的切换转换。8.根据权利要求1所述的电路，其特征在于，还包括：复位生成级，被配置为在第一复位输出处生成第一电平移位复位信号且在第二复位输出处生成第二电平移位复位信号，以基于输入复位信号和时钟信号初始化所述锁存核心；PMOS类型的第一复位晶体管，耦合在所述电源线和所述锁存输出端子的第一锁存输出端子之...

【专利技术属性】
技术研发人员：A·康特，L·M·马里诺，M·F·佩罗尼，S·波利兹，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利,IT