一种VCSEL阵列结构制造技术

本实用新型专利技术提供一种VCSEL阵列结构，包括依次层叠设置的衬底、第一DBR层、有源层、氧化层、蚀刻截止层、第二DBR层、欧姆接触层和电极，还包括至少一个沟槽，所述沟槽自所述电极延伸至所述第二DBR层，至少一个的所述沟槽隔离出两个以上的裸露单元，每个所述裸露单元包括依次层叠设置的所述第二DBR层、欧姆接触层和电极，还包括至少一个与所述沟槽连通的氧化孔，所述氧化孔自所述沟槽延伸至所述蚀刻截止层以暴露出所述氧化层。通过设置蚀刻截止层将蚀刻有效截止在氧化层，既确保了氧化充分，又有效避免了因有源层外露导致的失效、老化等问题。

A VCSEL Array Architecture

【技术实现步骤摘要】
一种VCSEL阵列结构
本技术涉及一种VCSEL芯片
，尤其涉及一种VCSEL阵列结构。
技术介绍
随着科学技术的不断发展，各种各样的VCSEL芯片已广泛应用于人们的日常生活、工作以及工业中，为人们的生活带来了极大的便利。目前，VCSEL芯片已制成阵列结构，例如图1所示的结构，GaAs衬底1’、N型DBR层2’、MQW层3’、氧化限制层4’、P型DBR层5’、GaAs层6’和环形电极7’依次叠设置，然后从环形电极7’蚀刻至MQW层3’出沟槽以对氧化层4’进行氧化。该结构中，MQW层3’外露导致漏电，进而造成芯片老化和失效。
技术实现思路
有鉴于此，本技术的目的为：提供一种既能够确保氧化充分又不会致使有源层外露的VCSEL阵列结构。本技术提供的一个技术方案为：一种VCSEL阵列结构，包括依次层叠设置的衬底、第一DBR层、有源层、氧化层、蚀刻截止层、第二DBR层、欧姆接触层和电极，还包括至少一个沟槽，所述沟槽自所述电极延伸至所述第二DBR层，至少一个的所述沟槽隔离出两个以上的裸露单元，每个所述裸露单元包括依次层叠设置的所述第二DBR层、欧姆接触层和电极，还包括至少一个与所述沟槽连通的氧化孔，所述氧化孔自所述沟槽延伸至所述蚀刻截止层以暴露出所述氧化层。可选的，所述蚀刻截止层的蚀刻条件与所述第二DBR层、欧姆接触层和电极的蚀刻条件不相同。可选的，所述蚀刻截止层的组成元素包括In和P。可选的，所述蚀刻截止层中In的含量范围为40%-60%。可选的，所述蚀刻截止层的折射率范围为1.92-1.98，所述蚀刻截止层的厚度的计算公式为D=λ/4n，其中D为所述蚀刻截止层的厚度，λ为VCSEL阵列结构的波长，n为所述蚀刻截止层的折射率。可选的，所述氧化孔的数量与所述沟槽的数量相同，所述氧化孔的位置与所述沟槽的位置一一对应。可选的，所述氧化孔平行于所述氧化层方向的尺寸与所述沟槽平行于所述氧化层方向的尺寸相同。可选的，所述有源层包括量子阱，所述量子阱的对数小于等于3。可选的，所述沟槽的数量为两个以上，两个以上的沟槽间隔且均匀分布。从上述描述可知，本技术的VCSEL阵列结构，通过设置蚀刻截止层能够将对电极、欧姆接触层和第二DBR层的蚀刻有效截止在蚀刻截止层，氧化层通过氧化孔暴露从而实现充分氧化，而氧化孔未延伸至有源层，有源层不会暴露，能够有效防止因有源外露导致漏电、失效、老化等问题。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。图1为现有技术的VCSEL阵列结构示意图；图2为本技术实施例的VCSEL阵列结构示意图一；图3为本技术实施例的VCSEL阵列结构示意图二；图4为本技术实施例的VCSEL阵列结构示意图三。图标：1’、GaAs衬底；2’、N型DBR层；3’、MQW层；4’、氧化限制层；5’、P型DBR层；6’、GaAs层；7’、环形电极；1、衬底；2、第一DBR层；3、有源层；4、氧化层；5、蚀刻截止层；6、第二DBR层；7、欧姆接触层；8、电极；9、沟槽；10、氧化孔；100、裸露单元。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。为使本技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本技术作进一步详细的说明。在描述本技术实施例之前，需要说明的是，本技术中所述的衬底包括但不限于GaAs，有源层包括但不限于量子阱，欧姆接触层包括但不限于GaAs。下面是对具体实施方式的详细说明。实施例一如图2所述，本实施例提供一种VCSEL阵列结构，包括依次层叠设置的衬底1、第一DBR层2、有源层3、氧化层4、蚀刻截止层5、第二DBR层6、欧姆接触层7和电极8，所述蚀刻截止层5的蚀刻条件与所述第二DBR层6、欧姆接触层7和电极8的蚀刻条件不相同。还包括至少一个沟槽9，所述沟槽9自所述电极8延伸至所述第二DBR层6，至少一个的所述沟槽9隔离出两个以上的裸露单元100，每个所述裸露单元100包括依次层叠设置的所述第二DBR层6、欧姆接触层7和电极8，还包括至少一个与所述沟槽9连通的氧化孔10，所述氧化孔10自所述沟槽9延伸至所述蚀刻截止层5以暴露出所述氧化层4。所述第一DBR层2为N型DBR层，第二DBR层6为P型DBR层，所述有源层3中量子阱的对数为小于等于3。上述VCSEL阵列结构，蚀刻有效截止在氧化层上，这样使得氧化层可以在氧化后不会断层，从而保护有源层不被刻蚀，保证了有源层的完整性，还能够减小应力。有源层没有像传统结构一样因被蚀刻而存在电流横向扩展的状况，有源层中量子阱的对数约束在3对以内，相较于传统结构，在确保了功率的情况下有效减少了横模的产生。有源层不外露还有效避免了漏电、老化、失效等问题，同时使得整个VCSEL阵列结构具有更好的工艺窗口。实施例二本实施例提供一种VCSEL阵列结构，与上述实施例一的区别在于，所述蚀刻截止层5的组成元素包括In和P，所述蚀刻截止层5的材料优选为InGaP。本实施例中，蚀刻截止层中增加了In和P的信号，使得蚀刻能够准确地截止在蚀刻截止层，即截止在氧化层之前，保证有源层的完整、不外露。实施例三本实施例提供一种VCSEL阵列结构，与上述实施例二的区别在于，所述In的含量范围为40%-60%，所述蚀刻截止层5的折射率范围为1.92-1.98，所述蚀刻截止层5的厚度的计算公式为D=λ/4n，其中D为所述蚀刻截止层5的厚度，λ为VCSEL阵列结构的波长，n为所述蚀刻截止层5的折射率。上述In的含量设置使得蚀刻截止效果最佳，考虑到波长以及蚀刻截止层与氧化层组成一组DBR（氧化层为高折射率InGaP为低折射率），所以蚀刻截止层的厚度优选为D=λ/4n，以实现最佳的光学效应，其中D为所述蚀刻截止层的厚度，λ为VCSEL阵列结构的波长，n为所述蚀刻截止层的折射率。实施例四本实施例提供一种VCSEL阵列结构，与上述实施例一的区别在于，所述沟槽9的数量为两个以上，两个以上的沟槽9间隔且均匀分布。本实施例中，间隔且均匀分布的沟槽9使得所述裸露单元100分布均匀，整个VCSEL阵列结构出光均匀。当然，沟槽9数量和分布可根据实际情况而定，本实施例的设置为本技术的优选设置。上述沟槽数量和分布的设置也可运用于所述实施例二和实施例三。实施例五本实施例提供一种VCSEL阵列结构，与上述实施例四的区别在于，所述氧化孔10的数量与所述沟槽9的数量相同，所述氧化孔10的位置所述氧化孔10的位置与所述沟槽9的位置一一对应，所述氧化孔10平行于所述氧化层4方向的尺寸与所述沟槽9平行于所述氧化层4方向的尺寸相同。如图4所示，A表示所述沟槽9平行于所述氧化层4方向的尺寸，B表示所述氧化孔10平行于所述本文档来自技高网...

【技术保护点】
1.一种VCSEL阵列结构，其特征在于，包括依次层叠设置的衬底、第一DBR层、有源层、氧化层、蚀刻截止层、第二DBR层、欧姆接触层和电极，还包括至少一个沟槽，所述沟槽自所述电极延伸至所述第二DBR层，至少一个的所述沟槽隔离出两个以上的裸露单元，每个所述裸露单元包括依次层叠设置的所述第二DBR层、欧姆接触层和电极，还包括至少一个与所述沟槽连通的氧化孔，所述氧化孔自所述沟槽延伸至所述蚀刻截止层以暴露出所述氧化层。

【技术特征摘要】
1.一种VCSEL阵列结构，其特征在于，包括依次层叠设置的衬底、第一DBR层、有源层、氧化层、蚀刻截止层、第二DBR层、欧姆接触层和电极，还包括至少一个沟槽，所述沟槽自所述电极延伸至所述第二DBR层，至少一个的所述沟槽隔离出两个以上的裸露单元，每个所述裸露单元包括依次层叠设置的所述第二DBR层、欧姆接触层和电极，还包括至少一个与所述沟槽连通的氧化孔，所述氧化孔自所述沟槽延伸至所述蚀刻截止层以暴露出所述氧化层。2.根据权利要求1所述的VCSEL阵列结构，所述蚀刻截止层的蚀刻条件与所述第二DBR层、欧姆接触层...

【专利技术属性】
技术研发人员：彭钰仁，贾钊，赵炆兼，郭冠军，曹广亮，赵丽，
申请(专利权)人：厦门乾照半导体科技有限公司，
类型：新型
国别省市：福建,35