存储器控制器及其操作方法技术

本发明专利技术涉及一种存储器控制器，该存储器控制器响应于从主机接收的写入请求来控制存储器装置的写入操作，该存储器控制器包括写入缓冲器和响应消息控制电路。写入缓冲器存储与写入请求一起从主机接收的写入数据。响应消息控制电路生成与写入请求相对应的响应消息并且将响应消息传递给主机。而且，响应消息控制电路基于写入缓冲器的利用率来确定传递响应消息的响应时间。

Memory Controller and Its Operating Method

【技术实现步骤摘要】
存储器控制器及其操作方法相关申请的交叉引用本申请要求于2018年2月20日提交的申请号为10-2018-0019906的韩国专利申请的优先权，其通过引用整体并入本文。
本公开的各个实施例总体涉及一种电子装置。特别地，实施例涉及一种存储器控制器及存储器控制器的操作方法。
技术介绍
存储器装置可以被形成为水平布置串的二维结构或者被形成为垂直布置串的三维结构。设计三维半导体器装置以克服二维半导体器装置的集成度限制。三维半导体装置可以包括垂直堆叠在半导体衬底上的多个存储器单元。存储器装置的操作可以由存储器控制器来控制。
技术实现思路
实施例提供一种能够减少写入延迟(latency)变化的存储器控制器。实施例还提供一种能够减少写入延迟变化的存储器控制器的操作方法。根据本公开的方面，提供一种存储器控制器，该存储器控制器响应于从主机接收的写入请求来控制存储器装置的写入操作，存储器控制器包括：写入缓冲器，其被配置为存储与写入请求一起从主机接收的写入数据；以及响应消息控制电路，其被配置为生成与写入请求相对应的响应消息并且将响应消息传递给主机，其中响应消息控制电路基于写入缓冲器的利用率来确定传递响应消息的响应时间。写入缓冲器的利用率可以被定义为写入缓冲器的当前使用容量与写入缓冲器的总容量的比率。响应时间可以被定义为从写入请求从主机被提供给存储器控制器时至响应消息被传递给主机时的时间间隔。当写入缓冲器的利用率相对高时，响应时间可以被确定为相对长。当写入缓冲器的利用率小于或等于第一阈值时，响应消息控制电路可以将响应时间确定为0，并且当写入数据被存储在写入缓冲器中时将响应消息立即传递给主机。当写入缓冲器的利用率大于第一阈值时，响应消息控制电路可以将第一时间确定为响应时间。响应消息控制电路可以包括：缓冲器监控器，其被配置为通过监控写入缓冲器的利用率来确定响应时间；响应时间存储器，其被配置为存储响应时间；以及响应消息生成器，其被配置为生成与写入请求相对应的响应消息，并且基于存储在响应时间存储器中的响应时间输出响应消息。缓冲器监控器可以与写入缓冲器的利用率成比例地来确定响应时间。缓冲器监控器可以相对于写入缓冲器的利用率以阶梯的方式来确定响应时间。当写入缓冲器的利用率小于或等于第二阈值时，缓冲器监控器可以将响应时间确定为0。当写入缓冲器的利用率大于第二阈值时，缓冲器监控器可以将响应时间确定为关于写入缓冲器的利用率的线性函数。当写入缓冲器的利用率小于或等于第三阈值时，缓冲器监控器可以将响应时间确定为0。当写入缓冲器的利用率大于第三阈值并且小于第四阈值时，缓冲器监控器可以将响应时间确定为第二时间。当写入缓冲器的利用率大于第四阈值时，缓冲器监控器可以将响应时间确定为关于写入缓冲器的利用率的线性函数。根据本公开的另一方面，提供一种存储器控制器的操作方法，该存储器控制器控制存储器装置的操作，该方法包括：从主机接收写入请求以及与写入请求相对应的写入数据；将写入数据存储在写入缓冲器中；并且根据基于写入缓冲器的利用率所确定的响应时间，将与写入请求相对应的响应消息传递给主机。根据基于写入缓冲器的利用率所确定的响应时间将与写入请求相对应的响应消息传递给主机可以包括：从写入缓冲器接收利用率；确定利用率是否大于第一阈值；并且基于确定结果将响应消息传递给主机。在基于确定结果将响应消息传递给主机中，当利用率大于第一阈值时，可以在等待第一时间段之后将响应消息传递给主机，并且当利用率小于或等于第一阈值时，可以将响应消息立即传递给主机。根据基于写入缓冲器的利用率所确定的响应时间将与写入请求相对应的响应消息传递给主机可以包括：从写入缓冲器接收利用率；确定与利用率相对应的响应时间，其中确定的响应时间包括第一等待时间；并且在经过第一等待时间之后，将响应消息传递给主机。在确定响应时间中，可以与利用率成比例地来确定响应时间。在确定响应时间中，可以相对于利用率以阶梯的方式来确定响应时间。在确定响应时间中，当利用率小于或等于第二阈值时，将响应时间确定为立即，并且当利用率大于第二阈值时，可以将响应时间确定为关于利用率的线性函数。在确定响应时间中，当利用率小于或等于第三阈值时，将响应时间确定为立即，并且当利用率大于第三阈值且小于第四阈值时，将响应时间确定为包括第二等待时间，并且当利用率大于第四阈值时，可以将响应时间确定为关于利用率的线性函数。根据本公开的方面，提供一种存储器系统，包括：存储器装置；缓冲器，其被配置为缓冲从外部源提供的数据；以及控制器。控制器被配置为：响应于来自外部源的请求，控制存储器装置对缓冲的数据执行写入操作；并且在控制器接收到请求之后的响应时间处将请求的响应提供给外部源。控制器基于缓冲器的当前可用容量来确定响应时间。附图说明现在将参照附图更全面地描述各个实施例；然而，元件和特征可以与本文所示或所述不同地布置或配置。因此，本专利技术不限于本文阐述的实施例。相反，提供这些实施例使得本公开是彻底且完全的，并且向本领域技术人员充分传达实施例的范围。在附图中，为了说明的清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个该元件，或也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。图1是示出根据本公开的实施例的包括存储器控制器的存储器系统的示图。图2是详细示出图1的存储器控制器的框图。图3是示出图1的存储器装置的示图。图4是示出根据本公开的实施例的存储器控制器的框图。图5是示出图4的响应消息控制电路的实施例的框图。图6是示出根据本公开的实施例的存储器控制器的操作方法的流程图。图7是示出根据本公开的实施例的确定的响应时间的图。图8是示出根据图7所示的实施例的传递响应消息的方法的流程图。图9是示出根据本公开的另一实施例的传递响应消息的方法的流程图。图10是示出根据本公开的实施例的与写入缓冲器的利用率成比例地增加的响应时间的图。图11是示出根据本公开的实施例的与写入缓冲器的利用率成比例地、以阶梯方式增加的响应时间的图。图12是示出根据本公开的实施例的在写入缓冲器的利用率的特定部分中线性增加的响应时间的图。图13是示出根据本公开的实施例的应用于通过划分写入缓冲器的利用率而获得的三个部分的响应时间的图。图14是示出存储器系统的另一实施例的框图。图15是示出包括图1和图2所示的存储器控制器的存储器系统的另一实施例的示图。图16是示出包括图1和图2所示的存储器控制器的存储器系统的另一实施例的示图。图17是示出包括图1和图2所示的存储器控制器的存储器系统的另一实施例的示图。图18是示出包括图1和图2所示的存储器控制器的存储器系统的另一实施例的示图。具体实施方式在以下详细描述中，仅通过示例的方式示出并描述本公开的实施例。如本领域技术人员将认识到的，在不脱离本公开的精神或范围的情况下，描述的实施例可以以各种不同的方式修改。因此，附图和描述在本质上被认为是说明性的而不是限制性的。在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，该元件可以直接地连接或联接到另一元件，或者可以利用插入的一个或多个中间元件间接地连接或联接到另一元件。另外，当元件被称为“包括”部件时，这指示元件可以进一步包括一个或多个其它部件，而不是排除这样的其它部件本文档来自技高网...

【技术保护点】
1.一种存储器控制器，所述存储器控制器响应于从主机接收的写入请求来控制存储器装置的写入操作，所述存储器控制器包括：写入缓冲器，存储与所述写入请求一起从所述主机接收的写入数据；以及响应消息控制电路，生成与所述写入请求相对应的响应消息并且将所述响应消息传递给所述主机，其中所述响应消息控制电路基于所述写入缓冲器的利用率来确定传递所述响应消息的响应时间。

【技术特征摘要】
2018.02.20 KR 10-2018-00199061.一种存储器控制器，所述存储器控制器响应于从主机接收的写入请求来控制存储器装置的写入操作，所述存储器控制器包括：写入缓冲器，存储与所述写入请求一起从所述主机接收的写入数据；以及响应消息控制电路，生成与所述写入请求相对应的响应消息并且将所述响应消息传递给所述主机，其中所述响应消息控制电路基于所述写入缓冲器的利用率来确定传递所述响应消息的响应时间。2.根据权利要求1所述的存储器控制器，其中所述写入缓冲器的利用率被定义为所述写入缓冲器的当前使用容量与所述写入缓冲器的总容量的比率，并且所述响应时间被定义为从所述写入请求从所述主机被提供给所述存储器控制器时至所述响应消息被传递给所述主机时的时间间隔。3.根据权利要求2所述的存储器控制器，其中当所述写入缓冲器的利用率相对高时，所述响应时间被确定为相对长。4.根据权利要求3所述的存储器控制器，其中所述响应消息控制电路：当所述写入缓冲器的利用率小于或等于第一阈值时，将所述响应时间确定为0，并且当所述写入数据被存储在所述写入缓冲器中时，将所述响应消息立即传递给所述主机。当所述写入缓冲器的利用率大于所述第一阈值时，将第一时间确定为所述响应时间。5.根据权利要求2所述的存储器控制器，其中所述响应消息控制电路包括：缓冲器监控器，通过监控所述写入缓冲器的利用率来确定所述响应时间；响应时间存储器，存储所述响应时间；以及响应消息生成器，生成与所述写入请求相对应的响应消息，并且基于存储在所述响应时间存储器中的所述响应时间输出所述响应消息。6.根据权利要求5所述的存储器控制器，其中所述缓冲器监控器与所述写入缓冲器的利用率成比例地来确定所述响应时间。7.根据权利要求5所述的存储器控制器，其中所述缓冲器监控器相对于所述写入缓冲器的利用率以阶梯的方式来确定所述响应时间。8.根据权利要求5所述的存储器控制器，其中所述缓冲器监控器：当所述写入缓冲器的利用率小于或等于第二阈值时，将所述响应时间确定为0；并且当所述写入缓冲器的利用率大于所述第二阈值时，将所述响应时间确定为关于所述写入缓冲器的利用率的线性函数。9.根据权利要求5所述的存储器控制器，其中所述缓冲器监控器：当所述写入缓冲器的利用率小于或等于第三阈值时，将所述响应时间确定为0；并且当所述写入缓冲器的利用率大于第三阈值并且小于第四阈值时，将所述响应时间确定为第二时间；并且当所述写入缓冲器的利用率大于所述第四阈值...

【专利技术属性】
技术研发人员：郑丞完，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR