转换故障抑制电路制造技术

转换故障抑制电路(400)可用于去除在信号(402)的上升沿或下降沿的时间延迟内发生的不期望的故障。转换故障抑制电路具有延迟元件(404)，该延迟元件(404)可以按时间延迟来延迟输入信号以产生延迟的输入信号。转换故障抑制电路还具有第一逻辑电路(406，412)和第二逻辑电路(410，408)，它们处理输入信号和延迟的输入信号以产生相应的输出。多路复用器(414)通过基于输出信号(416)的值在第一逻辑电路(406，412)的输出和第二逻辑电路(410，408)的输出之间进行选择来为抑制电路提供输出信号(416)。

Conversion Fault Suppression Circuit

【技术实现步骤摘要】
【国外来华专利技术】转换故障抑制电路相关申请的交叉引用本申请要求题为“TransitionGlitchSuppressionCircuit(转换故障抑制电路)”且于2017年6月27日授予专利的美国专利9,692,417号的优先权，该美国专利通过引用并入本文。本申请还要求题为“Brown-OutDetectorandPower-on-ResetCircuit(掉电检测器和通电复位电路)”且于2016年8月31日提交的美国专利申请15/253,731号的优先权，该申请通过引用并入本文。本申请还要求题为“ACCoupledLevelShiftingCircuit(AC耦合电平移位电路)”且于2016年8月31日提交的美国专利申请15/253,769号的优先权，该申请通过引用并入本文。
技术介绍
芯片(或集成电路)的许多元件需要周期性信号(诸如时钟信号)以确保芯片元件的正确操作和定时。时钟信号可以是具有占空比(诸如50％占空比)的周期性信号(50％占空比即，信号处于逻辑1状态的时间与其处于逻辑0状态的时间相同)。在某些情况下，时钟信号在从高到低或从低到高的转换期间可能会遇到意外的故障(即，不预期作为时钟信号的周期或占空比的一部分的在逻辑1和逻辑0之间的转换)。这些故障可能在时钟信号的上升沿和下降沿处持续较短时间。在一些情况下，意外的故障可能干扰芯片元件的操作并且可能导致定时问题，这可能导致对芯片元件操作的进一步干扰。支付终端可以包括一个或多个芯片，其具有需要时钟信号的组件，所述时钟信号用于处理支付交易并与支付设备交互，所述支付设备诸如具有在支付终端的磁性读取器中划刷的磁条的支付卡、具有插入到支付终端的相应EMV插槽中的欧陆卡/万事达卡/维萨卡(EMV，Europay/Mastercard/Visa)芯片的支付设备，以及在支付终端处触碰并通过安全的无线连接传输支付信息的支持近场通信(NFC)的设备，诸如智能电话或EMV卡。为了确保支付交易的准确处理，需要支付终端中芯片的稳定操作。如果在支付交易期间发生错误或在其他情况下由于支付终端中芯片的不稳定操作而没有准确地处理支付交易，则试图完成支付交易的商户和顾客可能感到受挫。附图说明结合附图考虑以下详细描述，本公开的上述和其他特征、其性质和各种优点将更加明显，其中：图1示出根据本公开一些实施例的支付系统的说明性框图；图2描绘根据本公开一些实施例的支付设备和支付终端的说明性框图；图3描绘根据本公开一些实施例的支付读取器的说明性框图；图4描绘根据本公开一些实施例的时钟源的某些组件的示例性示意图；图5描绘根据本公开一些实施例的图4所示转换滤波器的说明性时序图。图6描绘根据本公开一些实施例的偏压发生器的某些组件的示例性示意图；图7和图8描绘根据本公开一些实施例的图6所示电源电压监视电路的说明性时序图；以及图9描绘根据本公开一些实施例的AC电平移位电路的某些组件的示例性示意图。具体实施方式支付终端的芯片可包括时钟，其具有转换滤波器以去除在时钟信号的上升沿(即，从逻辑0到逻辑1的转换)和下降沿(即，从逻辑1到逻辑0的转换)附近发生的不期望的转换(例如，故障)。转换滤波器可以从时钟源接收输入时钟信号，并提供输出时钟信号以供读取器芯片的其他组件使用。即使输入信号上存在这样的故障，输出时钟信号也不包括逻辑1和逻辑0之间(或反之亦然)的任何不期望的故障。转换滤波器具有延迟元件，其用于以时间延迟来延迟输入信号。然后将输入信号和延迟的输入信号作为输入提供给第一逻辑电路和第二逻辑电路。第一逻辑电路包括与NOR门串联耦合的NAND门，以及第二逻辑电路包括与NAND门串联耦合的NOR门。第一逻辑电路的输出(即，相应的NOR门的输出)和第二逻辑电路的输出(即，相应的NAND门的输出)作为输入提供到多路复用器。然后，多路复用器选择第一逻辑电路的输出或第二逻辑电路的输出作为多路复用器的输出和来自转换滤波器的相应输出信号。由多路复用器对第一逻辑电路的输出或第二逻辑电路的输出的选择基于输出信号的值。如果输出信号是逻辑0则多路复用器可以选择第一逻辑电路的输出，而如果输出信号是逻辑1，则多路复用器可以选择第二逻辑电路的输出。第一逻辑电路可用于去除时钟信号的上升沿附近的不期望的转换，以及第二逻辑电路可用于去除时钟信号的下降沿附近的不期望的转换。第一逻辑电路的NAND门可以通过将第一逻辑电路的输出保持为逻辑0来去除时钟信号的上升沿附近的不期望的转换，直到其间可能发生故障的时间延迟期满为止。第一逻辑电路通过延迟NAND门输出的变化而将其输出保持为逻辑0直到时间延迟期满。由于提供给NAND门的延迟的输入信号仍然是逻辑0而延迟NAND门的变化，直到时间延迟期满，该逻辑0输入使NAND门的输出保持在逻辑1(不管在输入信号中发生任何不期望的故障)，并且第一逻辑电路的输出为逻辑0。类似地，第二逻辑电路的NOR门可以通过将第二逻辑电路的输出保持为逻辑1来去除时钟信号的下降沿附近的不期望的转换，直到时间延迟期满。第二逻辑电路通过延迟NOR门输出的变化而将其输出保持为逻辑1直到时间延迟期满。由于提供给NOR门的延迟的输入信号是逻辑1直到时间延迟期满，NOR门的变化被延迟，该逻辑1输入使NOR门的输出保持在逻辑0(不管在输入信号中发生的任何不期望的转换)，并且第二逻辑电路的输出是逻辑1。图1描绘根据本公开一些实施例的支付系统1的说明性框图。在一个实施例中，支付系统1包括支付设备10、支付终端20、网络30和支付服务器40。在示范性实施例中，支付服务器40可包括由不同实体操作的多个服务器，诸如支付服务系统50和银行服务器60。支付系统1的这些组件便于商户和顾客之间的电子支付交易。商户和顾客之间的电子交互在顾客的支付设备10和商户的支付终端20之间发生。顾客具有支付设备10，诸如具有磁条的信用卡、具有EMV芯片的信用卡，或支持NFC的电子设备，诸如运行支付应用程序的智能手机。商户具有支付终端20，诸如能够处理支付信息(例如，加密的支付卡数据和用户验证数据)和交易信息(例如，购买金额和购买点信息)的支付终端或的其他电子设备，诸如运行支付应用程序的智能手机或平板计算机。在一些实施例中(例如，对于低价值交易或对于小于由NFC或EMV支付设备10指示的支付限制的支付交易)，可以在支付终端20处进行支付交易的初始处理和批准。在其他实施例中，支付终端20可以通过网络30与支付服务器40通信。虽然支付服务器40可以由单个实体操作，但是在一个实施例中，支付服务器40可以包括由任何合适的实体操作的任何合适数量的服务器，诸如支付服务系统50以及商户和顾客的一个或多个银行(例如，银行服务器60)。支付终端20和支付服务器40通信支付和交易信息以确定交易是否被授权。例如，支付终端20可以通过网络30向支付服务器40提供加密的支付数据、用户验证数据、购买金额信息和购买点信息。支付服务器40可以基于接收到的信息以及与顾客或商户账户有关的信息来确定交易是否被授权，并通过网络30响应于支付终端20以指示支付交易是否被授权。支付服务器40还可以向支付终端20发送附加信息，诸如交易标识符。基于在支付终端20处从支付服务器40接收到的信息，商户可以向顾客指示交易是否已被批准。在诸如芯本文档来自技高网...

【技术保护点】
1.一种用于信号的转换滤波器，所述转换滤波器包括：用于接收输入信号的输入连接；用于提供输出信号的输出连接；延迟元件，其耦合到输入连接以接收输入信号，延迟元件配置为以时间延迟来延迟输入信号以产生延迟的输入信号；第一逻辑电路，其耦合到输入连接以接收输入信号作为第一输入，以及耦合到延迟元件以接收延迟的输入信号作为第二输入，第一逻辑电路配置为提供第一输出；第二逻辑电路，其耦合到输入连接以接收输入信号作为第一输入，并且耦合到延迟元件以接收延迟的输入信号作为第二输入，第二逻辑电路配置为提供第二输出；多路复用器，其耦合到第一逻辑电路和第二逻辑电路，以接收来自第一逻辑电路的第一输出和来自第二逻辑电路的第二输出作为输入，多路复用器配置为基于选择信号来选择第一输出或第二输出之一作为输出信号提供给输出连接；其中第一逻辑电路、第二逻辑电路和多路复用器配置为从输出信号去除在输入信号中持续时间小于所述时间延迟的转换。

【技术特征摘要】
【国外来华专利技术】2016.08.31 US 15/253,769;2016.08.31 US 15/253,731;1.一种用于信号的转换滤波器，所述转换滤波器包括：用于接收输入信号的输入连接；用于提供输出信号的输出连接；延迟元件，其耦合到输入连接以接收输入信号，延迟元件配置为以时间延迟来延迟输入信号以产生延迟的输入信号；第一逻辑电路，其耦合到输入连接以接收输入信号作为第一输入，以及耦合到延迟元件以接收延迟的输入信号作为第二输入，第一逻辑电路配置为提供第一输出；第二逻辑电路，其耦合到输入连接以接收输入信号作为第一输入，并且耦合到延迟元件以接收延迟的输入信号作为第二输入，第二逻辑电路配置为提供第二输出；多路复用器，其耦合到第一逻辑电路和第二逻辑电路，以接收来自第一逻辑电路的第一输出和来自第二逻辑电路的第二输出作为输入，多路复用器配置为基于选择信号来选择第一输出或第二输出之一作为输出信号提供给输出连接；其中第一逻辑电路、第二逻辑电路和多路复用器配置为从输出信号去除在输入信号中持续时间小于所述时间延迟的转换。2.根据权利要求1所述的转换滤波器，其特征在于，所述时间延迟小于输入信号的周期。3.根据权利要求1所述的转换滤波器，其特征在于，第一逻辑电路具有的传播延迟基本上等于第二逻辑电路的传播延迟。4.根据权利要求1所述的转换滤波器，其特征在于，输出信号具有的占空比基本上等于输入信号的占空比。5.根据权利要求1所述的转换滤波器，其特征在于，延迟元件包括至少一个反相器。6.根据权利要求1所述的转换滤波器，其特征在于，来自第一逻辑电路的第一输出对应于来自AND门的输出，而来自第二逻辑电路的第二输出对应于来自OR门的输出。7.根据权利要求1所述的转换滤波器，其特征在于，用于多路复用器的选择信号是所述输出信号。8.根据权利要求1所述的转换滤波器，其特征在于，第一逻...

【专利技术属性】
技术研发人员：A·瑞萨伊，R·施纳赖恩，A·鲁松，Y·杨，K·朱拉维塔亚奴库尔，
申请(专利权)人：平方股份有限公司，
类型：发明
国别省市：美国,US