瞬态电压抑制器制造技术

本发明专利技术提供一种瞬态电压抑制器。所述瞬态电压抑制器包含N个第一晶体管和N个半导体单元。所述N个第一晶体管分别耦接在参考接地与N个衬垫之间，且所述N个晶体管是由参考电源线上的电压控制。所述N个半导体单元分别耦接在所述参考接地与所述N个衬垫之间，或分别耦接在所述参考电源线与所述N个衬垫之间。N为正整数。

【技术实现步骤摘要】

本专利技术是有关于一种瞬态电压抑制器。
技术介绍
随着目前科技的高速发展，集成电路广泛用于电子装置中。所属领域的技术人员知晓静电放电（Electrostatic discharge,简称ESD）是集成电路的主要问题之一。在ESD事件下，集成电路的电路可能被重置或甚至损坏。当前，所有消费性电子产品须通过对消费性电子产品应用适当的保护方案来通过IEC61000-4-2标准的ESD测试要求。参看图1A和图1B，其中图1A和图1B是在不同模式中工作的电子装置的框图。在图1A中，瞬态电压抑制器（TVS）110并联耦接到要保护的电路120。要保护的电路120在正常模式中工作，且操作电压VPP和参考接地GND的电压电平分别保持在正常范围中。瞬态电压抑制器（TVS）110感测操作电压VPP和参考接地GND的电压电平，且在操作电压VPP与参考接地GND之间提供高阻抗。因此，电流IOP可被提供到要保护的电路120以进行操作。另一方面，当发生ESD事件时，参看图1B，瞬态电压抑制器（TVS）110感测操作电压VPP和参考接地GND的电压电平，且在操作电压VPP与参考接地GND之间提供极低阻抗。因此，由ESD事件导致的电流IESD可放电到参考接地GND，且要保护的电路120受到保护以免被电流IESD损坏。
技术实现思路
本专利技术提供一种瞬态电压抑制器，用于保护被静电放电（ESD）损坏的电路。本专利技术所提供的瞬态电压抑制器包含N个第一晶体管和N个半导体单元。所述N个第一晶体管分别耦接在参考接地与N个衬垫之间，且所述N个晶体管是由参考电源线上的电压控制。所述N个半导体单元分别耦接在所述参考接地与所述N个衬垫之间，或分别耦接在所述参考电源线与所述N个衬垫之间。N为正整数。在本专利技术的实施例中，所述半导体单元中的每一者为二极管，其中，所述二极管中的每一者的阴极耦接到所述对应衬垫，且所述二极管中的所述每一者的阳极耦接到所述参考接地，N为正整数。在本专利技术的实施例中，所述半导体单元分别为N个第二晶体管，且所述第二晶体管分别耦接在所述N个衬垫与所述参考电源线之间，所述第二晶体管是由所述参考接地控制。在本专利技术的实施例中，所述瞬态电压抑制器还包含箝位电路。所述箝位电路耦接在所述参考电源线与所述参考接地之间。当所述瞬态电压抑制器在静电放电（ESD）保护模式中操作时，所述箝位电路将电流从所述参考电源线排出到所述参考接地。在本专利技术的实施例中，其中所述箝位电路包含箝位晶体管。所述箝位晶体管具有第一端、第二端和控制端。所述箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端和所述参考电源线，所述箝位晶体管的所述第二端耦接到所述参考接地。在本专利技术的实施例中，其中所述箝位晶体管为NPN双极晶体管，所述箝位晶体管的所述第一端为所述箝位晶体管的发射极，所述箝位晶体管的所述第二端为所述箝位晶体管的集电极，且所述箝位晶体管的所述控制端为所述箝位晶体管的基极。在本专利技术的实施例中，其中所述箝位电路包含箝位晶体管。所述箝位晶体管具有第一端、第二端和控制端。所述箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端和所述参考接地，所述箝位晶体管的所述第二端耦接到所述参考电源线。在本专利技术的实施例中，其中所述箝位晶体管为PNP双极晶体管，所述箝位晶体管的所述第一端为所述箝位晶体管的发射极，所述箝位晶体管的所述第二端为所述箝位晶体管的集电极，且所述箝位晶体管的所述控制端为所述箝位晶体管的基极。在本专利技术的实施例中，其中所述箝位电路还包含额外箝位晶体管。所述额外箝位晶体管耦接在所述箝位晶体管的所述基极与所述集电极之间。所述额外箝位晶体管具有第一端、第二端和控制端，所述额外箝位晶体管的所述第一端耦接到所述箝位晶体管的所述控制端，所述额外箝位晶体管的所述控制端和所述第二端耦接到所述参考接地。在本专利技术的实施例中，其中所述额外箝位晶体管为NPN双极晶体管，所述箝位晶体管的所述第一端为所述额外箝位晶体管的集电极，所述箝位晶体管的所述第二端为所述额外箝位晶体管的发射极，且所述额外箝位晶体管的所述控制端为所述额外箝位晶体管的基极。在本专利技术的实施例中，其中所述箝位电路还包含至少一个箝位二极管。所述箝位二极管的阳极耦接到所述箝位晶体管的所述控制端，且所述箝位二极管的阴极耦接到所述参考接地。在本专利技术的实施例中，其中所述第一晶体管为PNP双极晶体管，所述第一晶体管中的每一者具有发射极、集电极和基极，其中所述第一晶体管中的每一者的所述基极耦接到所述参考电源线，所述第一晶体管中的每一者的所述集电极耦接到所述参考接地，且所述第一晶体管中的每一者的所述发射极耦接到所述对应衬垫。在本专利技术的实施例中，其中所述衬垫包括至少一个输入输出衬垫和多个电源衬垫。本专利技术将连接到衬垫的晶体管设置在所述瞬态电压抑制器中。当所述衬垫接收由静电放电导致的峰值电压时，所述晶体管可接通，且所述峰值电压的峰值电流可迅速排出到参考接地。因此，通过使用根据本专利技术的瞬态电压抑制器，核心电路可受到保护以免被ESD损坏。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1A和图1B是在不同模式中工作的电子装置的框图；图2到图4为根据本专利技术的实施例的瞬态电压抑制器210到瞬态电压抑制器230的电路图；图5为根据本专利技术的实施例的瞬态电压抑制器的另一电路图；图6A到图6D为根据本专利技术的多个实施例的瞬态电压抑制器的电路图。附图标记说明：110：瞬态电压抑制器（TVS）；120：要保护的电路；210：瞬态电压抑制器；211～21N：半导体单元；220：瞬态电压抑制器；221～22N：半导体单元；230：瞬态电压抑制器；231～23N：半导体单元；300：TVS；310：箝位电路；410：箝位电路；2201：箝位电路；2301：箝位电路；D1～DN：二极管；DA1～DAM：箝位二极管；GND：参考接地；IESD：电流；IOP：电流；PAD1～PADN：衬垫；PL：参考电源线；T1～TN：晶体管；T11～T1N：晶体管；TA：箝位晶体管；TA1：箝位晶体管；TA2：额外箝位晶体管；VPP：操作电压。具体实施方式现将详细参考本专利技术的优选本文档来自技高网...

【技术保护点】
一种瞬态电压抑制器，其特征在于，包括：N个第一晶体管，分别耦接在参考接地与N个衬垫之间，且所述第一晶体管是由参考电源线上的电压控制；N个半导体单元，分别耦接在所述参考接地与所述N个衬垫之间，或分别耦接在所述参考电源线与所述N个衬垫之间，N为正整数。

【技术特征摘要】
2014.01.15 US 14/155,3701.一种瞬态电压抑制器，其特征在于，包括：
N个第一晶体管，分别耦接在参考接地与N个衬垫之间，且所述第一晶
体管是由参考电源线上的电压控制；
N个半导体单元，分别耦接在所述参考接地与所述N个衬垫之间，或分
别耦接在所述参考电源线与所述N个衬垫之间，N为正整数。
2.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述半导体单
元中的每一者为二极管，所述二极管中的每一者的阴极耦接到所述对应衬垫，
所述二极管中的所述每一者的阳极耦接到所述参考接地。
3.根据权利要求1所述的瞬态电压抑制器，其特征在于，所述半导体单
元分别为N个第二晶体管，所述第二晶体管分别耦接在所述N个衬垫与所述
参考电源线之间，所述第二晶体管是由所述参考接地控制。
4.根据权利要求3所述的瞬态电压抑制器，其特征在于，所述第一晶体
管的类型和所述第二晶体管的类型相同。
5.根据权利要求1所述的瞬态电压抑制器，其特征在于，还包括：
箝位电路，耦接在所述参考电源线与所述参考接地之间，其中当所述瞬
态电压抑制器在静电放电保护模式中操作时，所述箝位电路将电流从所述参
考电源线排出到所述参考接地。
6.根据权利要求5所述的瞬态电压抑制器，其特征在于，所述箝位电路
包括：
箝位晶体管，具有第一端、第二端和控制端，所述箝位晶体管的所述第
一端耦接到所述箝位晶体管的所述控制端和所述参考电源线，所述箝位晶体
管的所述第二端耦接到所述参考接地。
7.根据权利要求6所述的瞬态电压抑制器，其特征在于，所述箝位晶体
管为NPN双极晶体管，所述箝位晶体管的所述第一端为所述箝位晶体管的发
射极，所述箝位晶体管的所述第二端为所述箝位晶体管的集电极，所述箝位
晶体管的所述控制端为所述箝位晶体管的基极。
8.根据权利要求5所述的瞬态电压抑制器，其特征在于，所述箝位电路
包括：
箝位晶体...

【专利技术属性】
技术研发人员：陈伟梵，
申请(专利权)人：胜普电子股份有限公司，
类型：发明
国别省市：中国台湾;71