双沿防抖电路结构制造技术

本发明专利技术涉及一种双沿防抖电路结构，其中所述的双沿防抖电路结构由边沿检测及信号同步模块及防抖及数据锁存模块构成，通过这两个模块对输入IO端口的带有毛刺的输入信号进行同步，并对输入信号上的毛刺信号的边沿极性进行检查，再通过多次输入信号毛刺滤除，确保输出的信号无毛刺，可有效消除输入信号上的高电平毛刺和低电平毛刺。采用该种双沿防抖电路结构可以有效提高防抖电路针对数字电路进行毛刺的消除的准确性和可靠度，同时减少了软件开销。

【技术实现步骤摘要】
双沿防抖电路结构
本专利技术涉及电路
，尤其涉及输入IO端口的毛刺电平的消除
，具体涉及一种双沿防抖电路结构。
技术介绍
现有技术中，IO端口在输入信号时，时常会遇到干扰，产生毛刺，而针对这种情况就需要防抖(消毛刺)电路，防抖电路一般包括了模拟防抖电路和数字防抖电路：(1)模拟防抖电路一般通过在信号放大前经过低通滤波器，或在积分电路上增加去耦电容等技术来消除毛刺；(2)数字电路中的防抖技术主要包括以下几项：a.触发器同步法：其技术原理就是用一个D触发器去读带毛刺的信号，利用D触发器对输入信号毛刺不敏感的特点，以滤除信号中的毛刺。该技术在数字逻辑电路中是一种常见方法，尤其对发生在非时钟跳变沿的毛刺信号滤除效果非常明显；b.信号延时同步法：该技术是在两级信号传递过程中增加一个delay延时单元器件，利用延时单元本身的物理器件延时(通常是纳秒级)来实现消毛刺的效果；c.状态机控制法：在数据传递较为复杂的多模块数字电路系统中，由状态机在特定时刻分别产生控制特定模块的时钟信号或使能信号，状态机的循环控制就可使整个系统协调运作，我们只需在状态机的触发时间上加以处理，就可避免竞争冒险，从而抑制毛刺的产生。现有技术中，用于解决IO端口产生的毛刺问题所设计的消毛刺电路(也可以称为防抖电路)一般为单沿防抖电路，这种单沿防抖电路采用数字电路设计，这种电路在使用时需要通过配置边沿触发方式寄存器来选择是使用上升沿防抖电路还是下降沿防抖电路。但在一些实际应用中，IO端口会同时接收到高电平毛刺和低电平毛刺，若将现有技术中的消毛刺电路应用于这种同时接收到高电平毛刺和低电平毛刺的IO端口时，会有以下缺陷：(1)单沿防抖电路具有单一性和局限性，无法同时有效地滤除所有高电平毛刺和低电平毛刺，未被滤除的毛刺会被传递到下一级电路，引起整个系统的误动作和逻辑紊乱，对后续电路功能的准确性造成较大影响。(2)虽然可以通过软件对普通的单沿防抖电路进行控制，来切换上升沿防抖电路及下降沿防抖电路，在实际应用中软件需要频繁的对电路进行切换来模拟双沿防抖的效果，其实际使用效果并不理想，不仅增加了软件开发难度，而且仍会有部分毛刺无法滤除。综上所述，现有技术的防抖电路的缺点是电路效率低、可靠性不足。
技术实现思路
本专利技术的目的是克服了上述现有技术的缺点，提供一种电路可靠性高、性能稳定，能实现对IO端口同时引入高电平毛刺和低电平毛刺的应用场合的毛刺消除的双沿防抖电路结构。为了实现上述目的，本专利技术的双沿防抖电路结构具有如下构成：该双沿防抖电路结构，其主要特点是，所述的电路结构包括：边沿检测及信号同步模块，用于对输入的带有毛刺的输入信号进行同步，并检测所述的输入信号上的毛刺信号的边沿极性，对所述的输入信号中毛刺信号进行初步滤除，并将初步滤除所述的毛刺信号的输入信号进行锁存；防抖及数据锁存模块，与所述的边沿检测及信号同步模块相连接，对经过所述的边沿检测及信号同步模块处理过的输入信号进行进一步毛刺信号滤除，以进一步滤除毛刺信号的输入信号为依据生成最终的输出信号，并对所述的输出信号进行锁存及输出。较佳地，所述的边沿检测及信号同步模块包括：第一级同步单元，接收所述的带有毛刺的输入信号以及防抖时钟信号和防抖复位信号，该第一级同步单元利用所述的防抖时钟信号及防抖复位信号对所述的带有毛刺的输入信号进行第一次同步，输出第一级同步信号，及对第一级同步信号进行取反后得到的第一级同步取反信号；边沿检测及反馈单元，与所述的第一级同步单元相连接，接收所述的第一级同步信号及第一级同步取反信号；该边沿检测及反馈单元对所述的第一级同步信号进行边沿极性检测并筛选，并输出筛选后的同步信号；第二级同步单元，与所述的边沿检测及反馈单元相连接，接收所述的筛选后的同步信号；该第二级同步单元对所述的筛选后的同步信号进行第二次同步，该第二级同步单元的输出端输出二级同步信号，且该二级同步信号锁存于该第二级同步单元中。更佳地，所述的第一级同步单元由第一D触发器构成；该第一D触发器的时钟端接收所述的防抖时钟信号，该第一D触发器的复位端接收所述的防抖复位信号，该第一D触发器的输入端接收所述的带有毛刺的输入信号，该第一D触发器的Q端输出所述的第一级同步信号，该第一D触发器的端输出所述的第一级同步取反信号。进一步地，所述的边沿检测及反馈单元由二输入同或门、第二D触发器以及二通道多路复用器构成；所述的二输入同或门的两个输入端分别用于接收所述的带有毛刺的输入信号及第一级同步信号；所述的第二D触发器的置位端与所述的二输入同或门的输出端相连接，该第二D触发器的时钟端接收所述的防抖时钟信号，该第二D触发器的输入端接低电平，该第二D触发器的Q端输出第一控制信号；所述的二通道多路复用器的第一输入端及第二输入端分别接收所述的第一级同步信号及第一级同步取反信号；该二通道多路复用器的控制端与所述的第二D触发器的Q端相连接，用于接收所述的第一控制信号；该二通道多路复用器的输出端用于输出所述的筛选后的同步信号。更进一步地，所述的第二级同步单元由第三D触发器构成；该第三D触发器的时钟端接收所述的防抖时钟信号，该第三D触发器的复位端接收所述的防抖复位信号，该第三D触发器的输入端接收所述的筛选后的同步信号，该第三D触发器的Q端输出所述的二级同步信号，且该二级同步信号锁存于所述的第三D触发器内。更佳地，所述的防抖及数据锁存模块包括：组合逻辑组单元，用于接收所述的带有毛刺的输入信号、第一级同步信号、筛选后的同步信号以及二级同步信号，并对接收到的所述的带有毛刺的输入信号、第一级同步信号、筛选后的同步信号以及二级同步信号进行逻辑判断，用于进行进一步毛刺信号滤除，该组合逻辑组单元的输出端输出进一步滤除毛刺的滤波信号；延时单元，与所述的组合逻辑组单元相连接，用于接收所述的滤波信号，该延时单元用于对所述的滤波信号进行延迟处理，生成延迟滤波信号，该延迟滤波信号通过该延时单元的输出端进行输出；跨时钟域同步单元，用于消除异步时钟域间的亚稳态问题，该跨时钟域同步单元的接收端用于接收启动使能信号，该跨时钟域同步单元的输出端输出时钟门控信号；时钟产生单元，分别与所述的组合逻辑组单元的输出端、延时单元的输出端以及跨时钟域同步单元的输出端相连接；该时钟产生单元以输入的所述的滤波信号、延迟滤波信号以及时钟门控信号为依据生成时钟信号，该时钟信号由所述的时钟产生单元的输出端输出；数据锁存单元，分别与所述的时钟产生单元的输出端及所述的第二级同步单元的输出端相连接；该数据锁存单元对输入的时钟信号及二级同步信号进行处理，生产完全滤除双沿毛刺的输出信号，并将该输出信号进行锁存及输出。进一步地，所述的组合逻辑组单元由四输入与门、四输入或非门以及二输入或门构成；所述的四输入与门的四个输入端分别接收所述的带有毛刺的输入信号、第一级同步信号、筛选后的同步信号以及二级同步信号；所述的四输入或非门的四个输入端分别接收所述的带有毛刺的输入信号、第一级同步信号、筛选后的同步信号以及二级同步信号；所述的二输入或门的两个输入端分别与所述的四输入与门的输出端及四输入或非门的输出端相连接，该二输入或门的输出端构成所述的组合逻辑组单元的输出端，该二输入或门的输出端用于输出所述的滤波信号。进一步地，所述的跨时本文档来自技高网...

【技术保护点】
1.一种双沿防抖电路结构，其特征在于，所述的电路结构包括：边沿检测及信号同步模块，用于对输入的带有毛刺的输入信号进行同步，并检测所述的输入信号上的毛刺信号的边沿极性，对所述的输入信号中毛刺信号进行初步滤除，并将初步滤除所述的毛刺信号的输入信号进行锁存；防抖及数据锁存模块，与所述的边沿检测及信号同步模块相连接，对经过所述的边沿检测及信号同步模块处理过的输入信号进行进一步毛刺信号滤除，以进一步滤除毛刺信号的输入信号为依据生成最终的输出信号，并对所述的输出信号进行锁存及输出。

【技术特征摘要】
1.一种双沿防抖电路结构，其特征在于，所述的电路结构包括：边沿检测及信号同步模块，用于对输入的带有毛刺的输入信号进行同步，并检测所述的输入信号上的毛刺信号的边沿极性，对所述的输入信号中毛刺信号进行初步滤除，并将初步滤除所述的毛刺信号的输入信号进行锁存；防抖及数据锁存模块，与所述的边沿检测及信号同步模块相连接，对经过所述的边沿检测及信号同步模块处理过的输入信号进行进一步毛刺信号滤除，以进一步滤除毛刺信号的输入信号为依据生成最终的输出信号，并对所述的输出信号进行锁存及输出。2.根据权利要求1所述的双沿防抖电路结构，其特征在于，所述的边沿检测及信号同步模块包括：第一级同步单元，接收所述的带有毛刺的输入信号以及防抖时钟信号和防抖复位信号，该第一级同步单元利用所述的防抖时钟信号及防抖复位信号对所述的带有毛刺的输入信号进行第一次同步，输出第一级同步信号，及对第一级同步信号进行取反后得到的第一级同步取反信号；边沿检测及反馈单元，与所述的第一级同步单元相连接，接收所述的第一级同步信号及第一级同步取反信号；该边沿检测及反馈单元对所述的第一级同步信号进行边沿极性检测并筛选，并输出筛选后的同步信号；第二级同步单元，与所述的边沿检测及反馈单元相连接，接收所述的筛选后的同步信号；该第二级同步单元对所述的筛选后的同步信号进行第二次同步，该第二级同步单元的输出端输出二级同步信号，且该二级同步信号锁存于该第二级同步单元中。3.根据权利要求2所述的双沿防抖电路结构，其特征在于，所述的第一级同步单元由第一D触发器构成；该第一D触发器的时钟端接收所述的防抖时钟信号，该第一D触发器的复位端接收所述的防抖复位信号，该第一D触发器的输入端接收所述的带有毛刺的输入信号，该第一D触发器的Q端输出所述的第一级同步信号，该第一D触发器的端输出所述的第一级同步取反信号。4.根据权利要求3所述的双沿防抖电路结构，其特征在于，所述的边沿检测及反馈单元由二输入同或门、第二D触发器以及二通道多路复用器构成；所述的二输入同或门的两个输入端分别用于接收所述的带有毛刺的输入信号及第一级同步信号；所述的第二D触发器的置位端与所述的二输入同或门的输出端相连接，该第二D触发器的时钟端接收所述的防抖时钟信号，该第二D触发器的输入端接低电平，该第二D触发器的Q端输出第一控制信号；所述的二通道多路复用器的第一输入端及第二输入端分别接收所述的第一级同步信号及第一级同步取反信号；该二通道多路复用器的控制端与所述的第二D触发器的Q端相连接，用于接收所述的第一控制信号；该二通道多路复用器的输出端用于输出所述的筛选后的同步信号。5.根据权利要求4所述的双沿防抖电路结构，其特征在于，所述的第二级同步单元由第三D触发器构成；该第三D触发器的时钟端接收所述的防抖时钟信号，该第三D触发器的复位端接收所述的防抖复位信号，该第三D触发器的输入端接收所述的筛选后的同步信号，该第三D触发器的Q端输出所述的二级同步信号，且该二级同步信号锁存于所述的第三D触发器内。6.根据权利要求2所述的双沿防抖电路结构，其特征在于，所述的防抖及数据锁存模块包括：组合逻辑组单元，用于接收所述的带有毛刺的输入信号、第一级同步信号、筛选后的同步信号以及二级同步信号，并对接收到的所述的带有毛刺的输入信号、第一级同步信号、筛选后的同步信号以及二级同步信号进行逻辑判断，用于进行进一步毛刺信号滤除，该组合逻辑组单元的输出端输出进一步滤除毛刺的滤波信号；延时单元，与所述的组合逻辑组单元相连接，用于接收所述的滤波信号，该延时单元用于对所述的滤波信号进行延迟处理，生成延迟滤波信号，该延迟滤波信号通过该延时单元的输出端进行输出；跨时钟域同步单元，用于消除异步时钟域间的亚稳态问题，该跨时钟域同步单元的接收端用于接收启动使能信号，该跨时钟域同步单元的输出端输出时钟门控信号；时钟产生单元，分别与所述的组合逻辑组单元的输出端、延时单元的输出端以及跨时钟域同步单元的输出端相连接；该时钟产生单元以输入的所述的滤波信号、延迟滤波信号以及时钟门控信号为依据生成时钟信号，该时钟信号由所述的时钟产生单元的输出端输出；数据锁存单元，分别与所述的时钟产生单元的输出端及所述的第二级同步单元的输出端相连接；该数据锁存单元对输入的时钟信号及二级同步信号进行处理，生产完全滤除双沿毛刺的输出信号，并将该输出信号进行锁存及输出。7.根据权利要求6所述的双沿防抖电路结构，其特征在于，所述的组合逻辑组单元由四输入与门、四输入或非门以及二输入或门构成；所述的四输入与门的四个输入端分别接收所述的带有毛刺的输入信号、第一级同步信号、筛选后的同步信号以及二级同步信号；所述的四输入或非门的四个输...

【专利技术属性】
技术研发人员：华晶，赵海，谢兴华，吕超英，华纯，孙洋，徐佰新，刘欣洁，
申请(专利权)人：无锡华润矽科微电子有限公司，
类型：发明
国别省市：江苏,32