【技术实现步骤摘要】
本专利技术涉及单稳态电路，特别涉及一种基于阻塞控制的单稳态电路。
技术介绍
单稳态电路只有一个稳定状态。在外界触发脉冲的作用下，电路从稳态翻转到暂 态，在暂态维持一段时间之后，又返回稳态，并在输出端产生一个矩形脉冲。由于单稳态电路的暂态时间是电路内部参数确定的，因此单稳态触发器被广泛用 于脉冲整形、延时以及定时等。单稳态触发器的暂稳态通常是靠RC电路的充、放电过程来 维持的，RC电路可接成两种形式微分和积分电路形式。传统的单稳态电路主要有积分型和微分型两种结构。积分型单稳态触发器电路原 理图，如图1所示，传统积分型单稳态电路在Vi从低电平变到高电平时，经过反相器Gl后， Vtll输出由高电平变到低电平，输出电压Vtl由高变低，此时电容C通过R开始放电，Va降低， 当Va低于G2的阈值电压后Vtl从低变到高，恢复到稳态。而此过程中的低电平脉冲宽度是 由电路中RC常数决定的。通过调整RC常数可以得到不同脉冲宽度的信号。微分型单稳态 触发器电路原理图，如图2所示，微分型的电路工作原理同积分型的类似，只不过在控制稳 态时间的机制上不同。一般来说单稳态电路中暂态时间都与电路中RC参数大小决定。但是，不论积分型还是微分型的单稳态电路结构，如果要产生一个较长的暂态时 间，电路中RC的值则也会变大。如果要将该单稳态电路集成与芯片内部的话，由于电阻电 容的影响，将会占用很多芯片的面积，非常不利于集成设计。尤其是微分型单稳态电路，其 中使用了较多的电阻电容器件。另外，一旦应用要求确定，RC参数的大小同时也确定，不可 更改，重复利用率差。最后，即使RC值较小，能够集成到整个...
【技术保护点】
【技术特征摘要】
一种基于阻塞控制的单稳态电路，其特征在于，该单稳态电路包括第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、两个传输门(T1、T2)、电容(N1)和三个反相器(I1、I2、I3)；所述第一PMOS晶体管(P1)的源极连接电源电压，其漏极与所述第二PMOS晶体管(P2)的源极相连，其栅极受控于输入电压；所述第PMOS晶体管(P2)的栅极受控于所述反相器(I2)输出端的信号，其漏极与所述传输门(T1)输出端、所述反相器(I1)的输入端及所述电容(N1)的一端相连；所述电容(N1)的另一端接地；所述反相器(I1)的输出端与所述传输门(T2)的输入端相连；所述传输门(T2)的输出端与所述反相器(I2)的输入端相连；所述反相器(I2)的输出端与所述反相器(I3)的输入端相连；所述反相器(I3)的输出端是所述单稳态电路的输出端(VOUT)，并且该输出端被反馈连接至所述传输门(T1)的输入端；所述传输门(T1、T2)分别受控于传输门(T1、T2)控制端的输入信号，使得在同一时间只有一个传输门导通以实现阻塞控制。2.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述电容(Ni)是 MOS电容，所述MOS电容的栅极与所述传输门(Tl)的输出端、所述反相器(Il)的输入端及 所述第二 PMOS晶体管(Ρ2)的漏极相连，所述MOS电容的源极和漏极相连并接地。3.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述基于阻塞控 制的单稳态电路中还包括一个反相器(14)，所述反相器(14)的输出端与所述反相器(12) 的输入端相连，所述反相器(14)的输入端与所述反相器(12)的输出端相连。4.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述传输门(Τ2) 采用NMOS结构，所述基于阻塞控制的单稳态电路中还包括一个或非门和反相器(15)，所述 或非门的一个输入端与所述反相器(12)的输入端连接，所述或非门的另一个输入端连接 时钟信号(CLK)，所述或非门的输出为信号(NCLKl)，该信号与反相器(15)输入端连接，所 述反相器(15)的输出信号为(CLKl)，所述信号(CLKl)作为所述传输门(Τ2)控制端的输入 信号控制所述传输门(Τ2)。5.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述传输门(Τ2) 采用CMOS结构，所述基于阻塞控制的单稳态电路中还包括一个或非门和反相器(15)，所 述或非门的一个输入端与所述反相器(12)的输入端连接，所述或非门的另一个输入端连 接时钟信号(CLK)，所述或非门的输出信号为(NCLKl)，该信号与反相器(15)输入端连接， 所述反相器(15)的输出信号为(CLKl)，所述信号(NCLKl)和信号(CLKl)作为所述传输门 (T2)控制端的输入信号控制所述传输门(T2)。6.根据权利要求1所述的基于阻塞控制的单稳态电路，其特征在于，所述传输门(T2) 采用PMOS结构，所述基于阻塞控制的单稳态电路中还包括一个或非门，所述或非门的一 个输入端与所述反相器(12)的输入端连接，所述或非门的另一个输入端连接时钟信号 (CLK)，所述或非门的输出信号为(NCLKl)，所述信号(NCLKl)作为所述传输门(T2)控制端 的输入信号控制传输门(T2)。7.根据权利要求1、4、5或6中任一项所述的基于阻塞控制的单稳态电路，其特征在于，所述基于阻塞控制的单稳态电路中还包括一个NMOS晶体管(N2)和一个反相器(16)，所述 反相器(16)的输入端与该单稳态电路的输出端(VOUT)相连，所述反相器(16)的输出端与 所述NMOS晶体管(N2)的栅极相连，所述NMOS晶体管(N2)的源极接地，所述NMOS晶体管 (N2)的漏极与所述传输门(Tl)的输入端相连。8.根据权利要求1、4、5或6中任一项所述的基于阻塞控制的单稳态电路，其特征在于， 所述传输门(Tl)是CMOS结构的传输门，传输门(Tl)的PMOS管的栅极为一控制端，该控制 端连接所述时钟信号(CLK)，传输门(Tl)的NMOS管的栅极为另一控制端，该控制端连接时 钟信号(CLK)的反向信号(NCLK)；所述传输门(T2)是CMOS结构的传输门，传输门(T2)的PMOS管的栅极为一控制端， 该控制端连接所述时钟信号的反向信号(NCLK)或所述或非门的输出信号(NCLKl)，传输门 (T2)的NMOS管的栅极为另一控制端，该控制端连接所述时钟信号(CLK)或所述反相器的输 出信号(CLKl)；或所述传输门(T2)是PMOS结构的传输门，所述传输门(T2)的控制端连接所述时钟信号 的反向信号(NCLK)或所述或非门的输出信号(NCLKl)；或所述传输门(T2)是NMOS结构的传输门，所述传输门(T2)的控制端连接所述时钟信号 (CLK)或所述反相器的输出信号(CLKl)。9.根据权利要求1、4、5或6中任一项所述的基于阻塞控制的单稳态电路，其特征在 于，所述传输门(Tl)是PMOS结构的传输门，所述传输门(Tl)的控制端连接所述时钟信号 (CLK)；所述传输门(T2)是CMOS结构的传输门，传输门(T2)的PMOS管的栅极为一控制端，该 控制端连接时钟信号(CLK)的反向信号(NCLK)或所述或非门的输出信号(NCLKl)，传输门 (T2)中的NMOS管的栅极为另一控制端，该控制端连接所述时钟信号(CLK)或所述反相器的 输出信号(CLKl)；或所述传输门(T2)是PMOS结构的传输门，所述传输门(T2)的控制端连接时钟信号 (CLK)的反向信号(NCLK)或所述非门的输出信号(NCLKl)；或所述传输门(T2)是NMOS结构的传输门，所述传输门(T2)的控制端连接所述时钟信号 (CLK)或所述反相器的输出信号(CLKl)。10.根据权利要求1、4、5或6中任一项所述的基于阻塞控制的单稳态电路，其特征在 于，所述传输门(Tl)是NMOS结构的传输门，所述传输门(Tl)的控制端连接时钟信号(CLK) 的反向信号(NCLK)；所述传输门(T2)是CMOS结构的传输门，传输门(T2)的PMOS管的栅极为一控制端， 该控制端连接所述时钟信号的反向信号(NCLK)或所述或非门的输出信号(NCLKl)，传输门 (T2)的NMOS管的栅极为另一控制端，该控制端连接时钟信号(CLK)或所述反相器的输出信 号(CLKl)；或所述传输门(T2)是PMOS结构的传输门，所述传输门(T2)的控制端连接所述时钟信号 的反向信号(NCLK)或所述反相器的输出信号(NCLKl)；或所述传输门(T2)是NMOS结构的传输门，所述传输门(T2)的控制端连接所述时钟信号 (CLK)或所述反相器的输出信号(CLKl)。11.一种基于阻塞控制的单稳态电路，其特征在于，该单稳态电路包括第一 NMOS晶体管...
【专利技术属性】
技术研发人员：王东辉，闫浩，侯朝焕，
申请(专利权)人：中国科学院声学研究所，
类型：发明
国别省市：11
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。