在混合键合半导体器件中形成引线的方法技术

公开了混合键合半导体结构和形成混合键合半导体结构的方法的实施例。该方法可以包括提供衬底和在衬底上形成基底电介质层。该方法还包括在基底电介质层中形成第一和第二导电结构以及设置交替电介质层堆叠层。设置交替电介质层堆叠层包括在基底电介质层和第一、第二导电结构上设置第一电介质层、以及依序设置第二、第三和第四电介质层。该方法还包括使交替电介质层堆叠层平坦化并蚀刻交替电介质层堆叠层以使用针对第一、第二、第三和第四电介质层中的每者的预设蚀刻速率来形成第一和第二开口。继续蚀刻直到第一和第二导电结构的至少部分被暴露。该方法还包括在第一和第二开口中形成导电材料以形成引线。

A Method of Forming Leads in Hybrid Bonded Semiconductor Devices

【技术实现步骤摘要】
【国外来华专利技术】在混合键合半导体器件中形成引线的方法相关申请的交叉引用本申请要求2017年8月24日提交的中国专利申请No.201710732727.2的优先权，其全部内容通过引用并入本文中。
本公开总体上涉及半导体
，并且尤其涉及用于形成三维(3D)存储器件的方法。
技术介绍
通过改进工艺技术、电路设计、编程算法和制造工艺，可以将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。三维(3D)存储架构可以解决平面存储单元中的密度限制。
技术实现思路
本公开中描述了具有引线结构的混合键合半导体结构及其形成方法的实施例。在一些实施例中，描述了一种用于提高混合键合晶圆结构中的金属引线的可靠性的方法。该方法包括提供衬底并在衬底的顶表面上形成基底电介质层。基底电介质层覆盖衬底的顶表面。该方法还包括在基底电介质层中形成金属导电结构。该方法还包括在基底电介质层上和嵌入式导电结构上形成交替电介质层堆叠层。形成交替电介质层堆叠层包括交替地形成两个氮化硅层和两个氧化硅层。该方法还包括在交替电介质层堆叠层上执行平坦化工艺，以及使用针对氮化硅和氧化硅层的相应预设蚀刻速率来形成金属引线沟槽。金属引线沟槽暴露金属导电结构的顶表面的至少部分。该方法还包括利用导电材料填充金属引线沟槽以形成金属引线。在一些实施例中，使用化学气相沉积(CVD)工艺形成基底电介质层。在一些实施例中，使用CVD工艺形成交替氮化硅和氧化硅层。在一些实施例中，形成导电结构包括根据电路布局设计在基底电介质层中蚀刻金属引线沟槽。在一些实施例中，沟槽填充有导电材料，该导电材料溢出到基底电介质层的顶表面上。去除导电材料的溢出部分，使得填充的导电材料的顶表面与基底电介质层的顶表面共面。在一些实施例中，形成交替电介质层堆叠层包括在基底电介质层的顶表面上形成第一氮化硅层，并且第一氮化硅层覆盖基底电介质层的顶表面。形成第一氧化硅层并且第一氧化硅层覆盖第一氮化硅层的顶表面，而在第一氧化硅层的顶表面上形成第二氮化硅层并且第二氮化硅层覆盖第一氧化硅层的顶表面。形成第二氧化硅层并且第二氧化硅层覆盖第二氮化硅层的顶表面。在一些实施例中，金属引线沟槽的宽度小于导电结构的宽度。在一些实施例中，使用铜形成导电结构，并且形成金属引线包括将铜设置到金属引线沟槽中。在一些实施例中，通过将金属材料设置到金属引线沟槽中来形成金属引线包括设置填充沟槽并溢出到交替电介质层堆叠层的顶表面上的金属材料。去除金属材料的溢出部分，使得填充的金属材料的顶表面与交替电介质层堆叠层的顶表面共面。根据本公开的详细说明、权利要求书和附图，本领域技术人员可以理解本公开的其它方面。附图说明附图被并入本文中并构成说明书的一部分，其例示了本公开的实施例，并且与详细说明一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够制作及使用本公开。图1示出了根据本公开的一些实施例的具有电介质层和用于形成引线结构的嵌入式导电结构的半导体晶圆；图2-13示出了根据一些实施例的用于形成具有改进的引线结构的混合键合结构的示例性制造工艺；图14-15示出根据本公开的一些实施例的用于形成具有改进的引线结构的混合键合结构的示例性方法的流程图。将参考附图描述本公开的实施例。具体实施方式尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或过孔)和一个或多个电介质层。如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”(例如NAND存储器串)的区域)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”表示标称地垂直于衬底的横向表面。引线是形成在半导体器件中的导线，其用于将两个器件部件电连接在一起。例如，形成在半导体晶圆中的引线可以包括电气地和物理地接触嵌入在半导体晶圆内的导本文档来自技高网...

【技术保护点】
1.一种用于在半导体结构中形成引线的方法，所述方法包括：在衬底上形成基底电介质层；在所述基底电介质层中形成第一导电结构和第二导电结构；设置交替电介质层堆叠层，包括：在所述基底电介质层以及所述第一导电结构和所述第二导电结构上设置第一电介质层；以及依序地设置第二电介质层、第三电介质层和第四电介质层；使所设置的交替电介质层堆叠层平坦化；使用针对所述第一电介质层、所述第二电介质层、所述第三电介质层和所述第四电介质层中的每者的预设蚀刻速率在所述交替电介质层堆叠层中形成第一开口和第二开口，其中，形成所述第一开口和所述第二开口继续进行，直到所述第一导电结构和所述第二导电结构的至少部分被暴露；以及在所述第一开口和所述第二开口中设置导电材料以形成引线。

【技术特征摘要】
【国外来华专利技术】2017.08.24 CN 20171073272721.一种用于在半导体结构中形成引线的方法，所述方法包括：在衬底上形成基底电介质层；在所述基底电介质层中形成第一导电结构和第二导电结构；设置交替电介质层堆叠层，包括：在所述基底电介质层以及所述第一导电结构和所述第二导电结构上设置第一电介质层；以及依序地设置第二电介质层、第三电介质层和第四电介质层；使所设置的交替电介质层堆叠层平坦化；使用针对所述第一电介质层、所述第二电介质层、所述第三电介质层和所述第四电介质层中的每者的预设蚀刻速率在所述交替电介质层堆叠层中形成第一开口和第二开口，其中，形成所述第一开口和所述第二开口继续进行，直到所述第一导电结构和所述第二导电结构的至少部分被暴露；以及在所述第一开口和所述第二开口中设置导电材料以形成引线。2.如权利要求1所述的方法，其中，设置所述第一电介质层和所述第三电介质层包括使用化学气相沉积(CVD)工艺设置氮化硅层。3.如权利要求1或2中任一项所述的方法，其中，设置所述第二电介质层和所述第四电介质层包括使用CVD工艺设置氧化硅层。4.如权利要求1-3中任一项所述的方法，其中，形成所述基底电介质层包括使用CVD工艺设置电介质材料。5.如权利要求1-4中任一项所述的方法，其中，形成所述第一导电结构和所述第二导电结构包括：基于电路布局设计在所述基底电介质层中蚀刻出沟槽；将导电材料设置到所述沟槽中和所述基底电介质层上；以及去除设置在所述基底电介质层上的所述导电材料，使得所述沟槽中的所述导电材料的顶表面与所述基底电介质层的顶表面共面。6.如权利要求1-5中任一项所述的方法，其中，设置所述交替电介质层堆叠层还包括：在所述第一电介质层的顶表面上设置所述第二电介质层；在所述第二电介质层的顶表面上设置所述第三电介质层；以及在所述第三电介质层的顶表面上设置所述第四电介质层。7.如权利要求1-6中任一项所述的方法，其中，设置所述第一电介质层和所述第三电介质层包括设置氮化硅。8.如权利要求1-7中任一项所述的方法，其中，设置所述第二电介质层和所述第四电介质层包括设置氧化硅。9.如权利要求1-8中任一项所述的方法，其中，所述预设蚀刻速率在所述蚀刻期间发生变化。10.如权利要求1-9中任一项所述的方法，其中，形成所述第一开口和所述第二开口还包括：第一蚀刻步骤，包括蚀刻所述第一开口和所述第二开口中的所述第四电介质层，其中，在所述第一蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是相同的；第二蚀刻步骤，包括分别蚀刻所述第一开口和所述第二开口中的所述第三电介质层和所述第四电介质层，其中，在所述第二蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是不同的；第三蚀刻步骤，包括蚀刻所述第一开口和所述第二开口中的所述第二电介质层和所述第三电介质层，其中，在所述第三蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是相同的；第四蚀刻步骤，包括蚀刻所述第一开口中的所述第一电介质层和所述第二开口中的所述第二电介质层，其中，在所述第四蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是不同的；以及第五蚀刻步骤，包括蚀刻所述第一开口和所述第二开口中的所述第一电介质层，其中，在所述第五蚀刻步骤期间，所述预设蚀刻速率在所述第一开口和所述第二开口中是相同的。11.一种用于形成半导体结构的方法，所述方法包括：在衬底上形成基底电介质层；在所述基底电介质层中形成第一导电结构和第二导电结构；在所述基底电介质层以及所述第一导电结构和所述第二导电结构上设置第一电介质层；依序设置第二电介质层、第三电介质层和第四电介质层；通过在第一开口和第二开口中使用第一蚀刻选择性蚀刻所述第四电介质层来形成所述第一开口和所述第二开口；在所述第一开口和所述第二开口中使用第二蚀刻选择性分别蚀刻所述第...

【专利技术属性】
技术研发人员：严孟，朱继锋，胡思平，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42