描述了用于后段(BEOL)互连的自对准过孔及插塞图案化。在示例中，一种用于集成电路的互连结构包括设置在衬底上方的所述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介质线的格栅。所述互连结构的第二层设置在所述第一层上方。所述第二层包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相异区域。所述第二结构的所述格栅的每条电介质线包括与所述第一电介质材料和所述第二电介质材料的所述交替的相异区域相异的第三电介质材料的连续区域。
Self-aligned via and plug patterning for BEOL interconnection
【技术实现步骤摘要】
用于后段(BEOL)互连的自对准过孔及插塞图案化本申请是申请号为201380079116.2、申请日为2013年9月27日、专利技术名称为“用于后段(BEOL)互连的自对准过孔及插塞图案化”的中国专利技术专利申请的分案申请。
本专利技术的实施例属于半导体结构及工艺的领域，并且具体而言属于后段(backendofline)(BEOL)互连的自对准过孔和插塞图案化的领域。
技术介绍
在过去的几十年，集成电路中特征的缩放已经是不断发展的半导体产业背后的驱动力。缩放到越来越小的特征使半导体芯片的有限的不动产上的功能单元的密度增大。例如，缩小的晶体管尺寸允许在芯片上包含增大数目的存储器件，导致具有增大的容量的产品的制造。然而，对不断增大的容量的驱动不是没有问题的。优化每个器件的性能的必要性变得越来越重要。集成电路通常包括在本行业中被称为过孔的导电微电子结构，以将过孔上方的金属线或其它互连电连接至过孔之下的金属线或其它互连。过孔典型地由光刻工艺形成。代表性地，可以在电介质层上方旋涂光刻胶层，可以通过图案化掩模使所述光刻胶层曝光于图案化光化辐射，之后对经过曝光的层显影，以形成光刻胶层内的开口。接下来，可以通过采用光刻胶层内的开口作为蚀刻掩模在电介质层内蚀刻出用作过孔的开口。将这一开口称为过孔开口。最后，可以采用一种或多种金属或其它导电材料填充所述过孔开口，以形成过孔。过去，过孔的尺寸和间隔已经逐步降低，并且预计将来过孔的尺寸和间隔还将继续逐步降低，至少对于某些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)如此。过孔尺寸的一个测度是过孔开口的临界尺寸。过孔间隔的一个测度是过孔间距。过孔间距表示最接近的相邻过孔之间的中心到中心距离。在通过这样的光刻工艺对具有极小间距的极小过孔图案化时，将出现几个挑战，尤其是在间距约为70纳米(nm)或更低和/或过孔开口的临界尺寸约为35nm或更低的时候。一个这样的挑战是：过孔与上层互连之间的重叠、和过孔与下层着陆互连之间的重叠，一般需要被控制到过孔间距的四分之一的量级上的高容差。由于随着时间的推移过孔间距缩放的越来越小，重叠容差倾向于随之以比光刻设备能够保持的速度更高的速度缩放。另一个这样的挑战是：过孔开口的临界尺寸一般倾向于比光刻扫描仪的分辨能力更快地缩放。存在缩小过孔开口的临界尺寸的缩小技术。但是，缩小量倾向于受到最小过孔间距以及缩小工艺达到充分的光学接近修正(OPC)中性的能力的限制，而且不显著损害线宽粗糙度(LWR)和/或临界尺寸均匀性(CDU)。又一个这样的挑战是：光刻胶的LWR和/或CDU特征一般需要随着过孔开口的临界尺寸的降低而改善，以保持相同的临界尺寸预算的整体分数(fraction)。但是，当前大多数光刻胶的LWR和/或CDU特征的改善并不像过孔开口的临界尺寸的降低那样迅速。再一个这样的挑战是：极小过孔间距一般倾向于低于超紫外线(EUV)光刻扫描仪的分辨能力。因此，通常可以采用倾向于提高成本的两种、三种或者更多种不同的光刻掩模。在某一点上，如果间距继续降低，那么即使采用多个掩模也不可能采用EUV扫描仪印刷出用于这些极小间距的过孔开口。因而，过孔制造技术的领域有待改进。附图说明图1-12图示了表示根据本专利技术的实施例的自对准过孔及金属图案化的方法中的各种操作的集成电路层的部分，其中：图1图示了用于先前层金属化结构的平面图和各选项的对应截面图；图2图示了在图1的结构上方形成了层间电介质(ILD)线之后图1的结构的平面图和对应的截面图；图3图示了将可能的过孔位置中的所有位置与插塞位置中的所有位置选择性区分开之后图2的结构的平面图和对应的截面图；图4A图示了在向图3的下层金属和ILD线的暴露部分添加了差异性聚合物之后图3的结构的平面图和对应截面图；图4B图示了根据本专利技术的另一实施例的在选择性的下层金属和ILD线的暴露部分之后图2的结构的截面图；图5图示了在去除一个种类的聚合物之后图4A的结构的平面图和对应截面图；图6图示了在去除了一种种类的聚合物而空出的位置上形成ILD材料之后图5的结构的平面图和对应截面图。图7图示了在过孔图案化之后图6的结构的平面图和对应截面图；图8图示了在过孔形成之后图7的结构的平面图和对应截面图；图9图示了在去除第二种类的聚合物并替代以ILD材料之后图8的结构的平面图和对应截面图；图10图示了选定插塞位置上的抗蚀剂或掩模图案化之后图9的结构的平面图和对应截面图。图11图示了去除硬掩模并且使ILD层凹陷之后图10的结构的平面图和对应截面图；图12图示了在金属线形成之后图11的结构的平面图和对应截面图。图13图示了根据本专利技术的一种实施方式的计算设备。具体实施方式描述了用于后段(BEOL)互连的自对准过孔和插塞图案化。在以下描述中，阐述了诸如具体集成和材料机制等许多具体细节，以提供对本专利技术的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实现本专利技术的实施例。在其它实例中，没有详细描述诸如集成电路设计布局等公知的特征以免使本专利技术的实施例难以理解。此外，应该理解的是，附图中所示的各种实施例为说明性的表示并且不必按比例被绘出。本文所描述的一个或多个实施例针对自对准过孔和插塞图案化。本文所描述的过程的自对准方面可以基于定向自组装(DSA)机制，下文将对其予以更加详细的描述。但是，应当理解，可以代替或结合基于DSA的方案来采用选择性生长机制。在实施例中，本文所描述的过程使能用于后段特征制造的自对准金属化的实现。为了提供背景，在低于大约50纳米间距处的特征的图案化和对准需要很多标线和关键对准策略，这些策略对于半导体制造过程而言是极为昂贵的。一般而言，本文所描述的实施例涉及在下层的位置的基础上制造金属和过孔图案。即，与常规的从上到下的图案化方案形成对比，实际上颠倒了金属互连过程，并且该过程是由先前层建立的。这与常规方案形成了对比，在常规方案中，首先沉积层间电介质(ILD)，接下来在其内图案化用于金属层和过孔层的图案。在常规方案中，采用光刻扫描仪对准系统来执行与先前层的对准。之后蚀刻ILD。更具体而言，一个或多个实施例针对的是采用下层金属作为模板来构建导电过孔以及金属之间的非导电间隔或中断(被称为“插塞”)的方案。根据定义，采用过孔着陆到先前层的金属图案上。在这一脉络中，本文所描述的实施例使能了更加鲁棒的互连制造方案，因为不再依赖于通过光刻设备的对准。这样的互连制造方案可以用于省掉很多对准/曝光，可以用于改善电接触(例如，通过降低过孔电阻)，并且可以用于减少在其它情况下使用常规方法对这样的特征进行图案化所需要的总过程操作和处理时间。如下文所说明，本文所描述的自对准过孔及金属图案化方案可以包括以下方面或属性中的一个或多个：(a)使能了自底向上的超级自对准过孔/金属图案化过程；(b)采用先前层金属来引导形成于上方的层上的过孔位置；(c)生成每一可能的过孔和金属线末端位置但是只保留所需的或者预期的过孔和金属线末端位置的过程；(d)过孔和金属线末端的位置和形状是由先前层图案预先形成的；(e)下方和上方金属的交叉自然地形成了完全自对准的过孔位置；(f)通过来自下层金属层的预先存在的格栅光刻来定义过孔和插塞位置、尺寸和形状；(g)过孔本文档来自技高网...
【技术保护点】
1.一种集成电路结构，包括：多条金属线，其中，所述多条金属线中的单条金属线位于包括第一电介质材料和第二电介质材料的交替区域的电介质结构上；以及多条电介质材料线，其与所述多条金属线中的各条金属线横向交替，其中，所述多条电介质线中的各条电介质线包括与所述交替区域的所述第一电介质材料和所述第二电介质材料不同的第三电介质材料。
【技术特征摘要】
1.一种集成电路结构，包括：多条金属线，其中，所述多条金属线中的单条金属线位于包括第一电介质材料和第二电介质材料的交替区域的电介质结构上；以及多条电介质材料线，其与所述多条金属线中的各条金属线横向交替，其中，所述多条电介质线中的各条电介质线包括与所述交替区域的所述第一电介质材料和所述第二电介质材料不同的第三电介质材料。2.根据权利要求1所述的集成电路结构，其中，所述多条金属线中的单条金属线被电介质插塞中断。3.根据权利要求1所述的集成电路结构，其中，所述第一电介质材料、所述第二电介质材料和所述第三电介质材料各自由不同材料构成。4.根据权利要求1所述的集成电路结构，其中，所述第一电介质材料、所述第二电介质材料和所述第三电介质材料中的仅两种电介质材料相同。5.根据权利要求1所述的集成电路结构，其中，所述第一电介质材料和所述第二电介质材料的所述交替区域通过接缝分开，并且其中，所述第三电介质材料与所述第一电介质材料和所述第二电介质材料的所述交替区域通过接缝分开。6.根据权利要求1所述的集成电路结构，其中，所述第一电介质材料、所述第二电介质材料和所述第三电介质材料均具有相同的成分。7.一种集成电路结构，包括：在衬底上方的互连结构的第一层，所述第一层包括在第一方向上的交替的金属线和电介质线；以及在所述第一层上方的所述互连结构的第二层，所述第二层包括在垂直于所述第一方向的第二方向上的交替的金属线和电介质线，其中所述第二层的每条金属线位于凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替区域。8.根据权利要求7所述的集成电路结构，其中，所述第二层的金属线通过过孔而电耦合到所述第一层的金属线。9.根据权利要求8所述的集成电路结构，其中，所述过孔具有与所述第一层的所述金属线的中心直接对准、并且与所述第二层的所述金属线的中心直接对准的中心。10.根据权利要求7所述的集成电路结构，其中，所述第二层的金属线被插塞中断，所述插塞具有...
【专利技术属性】
技术研发人员：C·H·华莱士，P·A·尼许斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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