一种7T2C的Em驱动电路制造技术

本实用新型专利技术涉及一种7T2C的Em驱动电路，包括薄膜晶体管T11、T12、T13、T14、T15、T16、T17和电容C10、C12；所述T11的控制端连接于T13的漏端，源端连接于驱动电压VGH，漏端连接于Em信号输出端；所述T12的控制端连接于T16的漏端，源端连接于T11的漏端，漏端连接于驱动电压VGL；所述T13的控制端连接于时钟信号Eck1输入端，源端连接于Em‑1信号输入端，漏端连接于T15的控制端；所述T14的控制端连接于T16的漏极，源极连接于T13的漏端，漏端连接于驱动电压VGL；所述T15的源端连接于T16的漏端，漏端连接于驱动电压VGL；所述T16的控制端连接于T17的漏端，源端连接于驱动电压VGH；所述T17的控制端连接于T13的漏端，源端连接于驱动电压VGL。满足OLED像素驱动电路的需求，同时Em驱动电路的结构简单。

A 7T2C Em Driver Circuit

【技术实现步骤摘要】
一种7T2C的Em驱动电路
本技术涉及OLED显示领域，特别涉及一种7T2C的Em驱动电路。
技术介绍
有机发光二极管(OrganicLightEmittingDiode，OLED)依驱动方式可分为被动式矩阵驱动(PassiveMatrixOLED，PMOLED)和主动式矩阵驱动(ActiveMatrixOLED，AMOLED)两种。其中，PMOLED是当数据未写入时并不发光，只在数据写入期间发光。这种驱动方式结构简单、成本较低、较容易设计，主要适用于中小尺寸的显示器。最后，AM代表ActiveMatrix，是相对于PassiveMatrix而言的，是指每个OLED像素的驱动方式。在PassiveMatrix中，每个像素的控制是通过一个复杂的电极网络来实现的，从而实现某个像素的充放电，总体来说，PassiveMatrix的控制方式相对速度较慢，控制精度也稍低。而与PassiveMatrix不同，ActiveMatrix则是在每个LED上都加装了TFT和电容层，这样在某一行某一列通电激活相交的那个像素时，像素中的电容层能够在两次刷新之间保持充电状态，从而实现更快速和更精确的像素发光控制。由于AMOLED面板上的电压VDD于每个像素间都连接在一起，当驱动发光时，电压VDD上会有电流流过。考虑到VDD金属线本身具有阻抗，会有压降存在，造成每一像素的VDD会出现差异，导致不同像素间存在电流差异。如此一来，流经OLED的电流不同，所产生的亮度也不同，进而AMOLED面板不均匀。另外，由于制程的影响，每一像素中的薄膜晶体管的阈值电压均不相同，即使提供相同数值的电压Vdata，其所产生的电流仍然会有差异，这也将造成面板不均匀。因此目前量产品普遍采用的具有补偿电路结构的OLED像素驱动电路，但对于使用补偿电路的驱动对GIP(GateinPanel，门面板)的要求越来越复杂，其不仅需要ScanGIP电路(即LCD中的GIP电路)，也需要Em驱动电路，相对与Scan电路，Em电路对设计的要求更高。有鉴于此，如何设计一种用于像素补偿电路的Em驱动电路对OLED内部补偿电路有效应用至关重要。
技术实现思路
为此，需要提供一种7T2C的Em驱动电路，解决现有OLED像素驱动电路对Em驱动电路要求高的问题。为实现上述目的，专利技术人提供了一种7T2C的Em驱动电路，包括薄膜晶体管T11、T12、T13、T14、T15、T16、T17和电容C10、C12；所述薄膜晶体管T11的控制端连接于T13的漏端，源端连接于驱动电压VGH，漏端连接于Em信号输出端；所述薄膜晶体管T12的控制端连接于T16的漏端，源端连接于T11的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T13的控制端连接于时钟信号Eck1输入端，源端连接于Em-1信号输入端，漏端连接于T15的控制端；所述薄膜晶体管T14的控制端连接于T16的漏极，源极连接于T13的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T15的源端连接于T16的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T16的控制端连接于T17的漏端，源端连接于驱动电压VGH；所述薄膜晶体管T17的控制端连接于T13的漏端，源端连接于驱动电压VGL；所述电容C10的一端连接于时钟信号Eck2输入端，另一端连接于T11的控制端；所述电容C12的一端连接于时钟信号Eck1输入端，另一端连接于T16的控制端。进一步优化，所述薄膜晶体管T11、T12、T13、T14、T15、T16、T17为N型结构。区别于现有技术，上述技术方案，通过采用薄膜晶体管T11、T12、T13、T14、T15、T16、T17和电容C10、C12构成7T2C架构，将Em驱动电路的运作时序一次划分为三个阶段。第一阶段时，T13打开，T11关闭，C12耦合，使T16打开，进而T14和T12打开，此时Em信号输出端输出低电位；而第二阶段，T13关闭，但此时T14和T12仍然打开，此时Em信号输出端仍然输出低电位；第三阶段，T13打开，进而T11打开，此时Em信号输出端输出高电位；本Em驱动电路的各级Em信号均能正常输出，满足OLED像素驱动电路的需求，同时Em驱动电路的结构简单。附图说明图1为具体实施方式所述7T2C的Em驱动电路的一种结构示意图；图2为具体实施方式所述7T2C的Em驱动电路的运作时序示意图；图3为具体实施方式所述7T2C的Em驱动电路第一阶段的电路示意图；图4为具体实施方式所述7T2C的Em驱动电路第二阶段的电路示意图；图5为具体实施方式所述7T2C的Em驱动电路第三阶段的电路示意图；图6为具体实施方式所述7T2C的Em驱动电路的模拟结果示意图。具体实施方式为详细说明技术方案的
技术实现思路
、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。请参阅图1，本实施例所述7T2C的Em驱动电路，包括薄膜晶体管T11、T12、T13、T14、T15、T16、T17和电容C10、C12；其中薄膜晶体管T11、T12、T13、T14、T15、T16、T17均采用N型结构。所述薄膜晶体管T11的控制端连接于T13的漏端，源端连接于驱动电压VGH，漏端连接于Em信号输出端；所述薄膜晶体管T12的控制端连接于T16的漏端，源端连接于T11的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T13的控制端连接于时钟信号Eck1输入端，源端连接于Em-1信号输入端，漏端连接于T15的控制端；所述薄膜晶体管T14的控制端连接于T16的漏极，源极连接于T13的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T15的源端连接于T16的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T16的控制端连接于T17的漏端，源端连接于驱动电压VGH；所述薄膜晶体管T17的控制端连接于T13的漏端，源端连接于驱动电压VGL；所述电容C10的一端连接于时钟信号Eck2输入端，另一端连接于T11的控制端；所述电容C12的一端连接于时钟信号Eck1输入端，另一端连接于T16的控制端。通过采用薄膜晶体管T11、T12、T13、T14、T15、T16、T17和电容C10、C12构成7T2C架构。如图2所示的7T2C的Em驱动电路的运作时序示意图，7T2C架构将Em驱动电路的运作时序一次划分为三个阶段：第一阶段t1、第二阶段t2及第三阶段t3。如图3所示的7T2C的Em驱动电路第一阶段的电路示意图；第一阶段t1时，薄膜晶体管T13打开，Q点位为低电位，此时薄膜晶体管T11关闭，C12耦合，即时钟信号ECK1耦合K点，进而使得薄膜晶体管T16打开，此时P点位为高电位，进而薄膜晶体管T14和T12打开，此时Em信号输出端输出低电位。如图4所示的7T2C的Em驱动电路第二阶段的电路示意图；第二阶段t2，薄膜晶体管T13关闭，但此时P点位仍为高电位，进而薄膜晶体管T14和T12仍然打开，此时Em信号输出端仍然输出低电位。如图5所示的7T2C的Em驱动电路第三阶段的电路示意图；第三阶段t3，时钟信号Eck1再次为高电位，此时薄膜晶体管T13打开，Q点位变为高电位，即T11的控制端为高电位，而此时T11的源端也为高电位，为了使T11输出高电位，通过时钟信号Eck2使电容C10本文档来自技高网...

【技术保护点】
1.一种7T2C的Em驱动电路，其特征在于，包括薄膜晶体管T11、T12、T13、T14、T15、T16、T17和电容C10、C12；所述薄膜晶体管T11的控制端连接于T13的漏端，源端连接于驱动电压VGH，漏端连接于Em信号输出端；所述薄膜晶体管T12的控制端连接于T16的漏端，源端连接于T11的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T13的控制端连接于时钟信号Eck1输入端，源端连接于Em‑1信号输入端，漏端连接于T15的控制端；所述薄膜晶体管T14的控制端连接于T16的漏极，源极连接于T13的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T15的源端连接于T16的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T16的控制端连接于T17的漏端，源端连接于驱动电压VGH；所述薄膜晶体管T17的控制端连接于T13的漏端，源端连接于驱动电压VGL；所述电容C10的一端连接于时钟信号Eck2输入端，另一端连接于T11的控制端；所述电容C12的一端连接于时钟信号Eck1输入端，另一端连接于T16的控制端。

【技术特征摘要】
1.一种7T2C的Em驱动电路，其特征在于，包括薄膜晶体管T11、T12、T13、T14、T15、T16、T17和电容C10、C12；所述薄膜晶体管T11的控制端连接于T13的漏端，源端连接于驱动电压VGH，漏端连接于Em信号输出端；所述薄膜晶体管T12的控制端连接于T16的漏端，源端连接于T11的漏端，漏端连接于驱动电压VGL；所述薄膜晶体管T13的控制端连接于时钟信号Eck1输入端，源端连接于Em-1信号输入端，漏端连接于T15的控制端；所述薄膜晶体管T14的控制端连接于T16的漏极，源极连接于T13的漏端，漏端连接于...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：福建华佳彩有限公司，
类型：新型
国别省市：福建,35