一种基于时钟吞咽电路的高频时钟同步电路制造技术

本发明专利技术公开了一种基于时钟吞咽电路的高频时钟同步电路，包括时钟吞咽电路、分频器、鉴相器和数字电路，其中高频时钟输入信号经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到分频时钟信号，分频时钟信号经过鉴相器处理后输出第一采样信号和第二采样信号，第一采样信号和第二采样信号经过数字电路处理后输出用于控制时钟吞咽电路的指示信号，结合同步信号，实现分频时钟信号和时钟同步信号的同步。

A High Frequency Clock Synchronization Circuit Based on Clock Swallowing Circuit

【技术实现步骤摘要】
一种基于时钟吞咽电路的高频时钟同步电路
本专利技术属于集成电路
，具体涉及一种基于时钟吞咽电路的高频时钟同步电路。
技术介绍
当下，包括通信、雷达、数据传输等应用都需要满足时钟同步的要求。随着需要同步的信号的频率越来越高，同步电路的设计难度越来越大。当传统的同步方案已经无法满足要求时，迫切需要一种新型的同步方案来解决高频时钟同步的需求。现有技术主要是采用异步复位的方式实现时钟同步。但随着时钟频率越来越高，异步复位所需要的时序限制越来越苛刻，设计带有高速异步复位功能的时钟电路需要付出较大电路功耗和芯片面积的代价，在特定工艺条件下甚至根本无法满足设计时序要求。
技术实现思路
本专利技术用于提供一种基于时钟吞咽电路的高频时钟同步电路，用于通过一个全新的时钟吞咽电路实现对高频时钟的相位移动，根据鉴相器判断时钟是否同步，并将同步的信息反馈到数字电路，通过算法控制时钟吞咽电路不断改变高频时钟的相位，直到实现时钟同步。为解决上述技术问题，本专利技术采用如下的技术方案：一种基于时钟吞咽电路的高频时钟同步电路，包括时钟吞咽电路、分频器、鉴相器和数字电路，其中高频时钟输入信号经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到分频时钟信号，分频时钟信号经过鉴相器处理后输出第一采样信号和第二采样信号，第一采样信号和第二采样信号经过数字电路处理后输出用于控制时钟吞咽电路的指示信号，结合同步信号，实现分频时钟信号和时钟同步信号的同步。优选地，所述时钟吞咽电路包括触发器和逻辑电路，当吞咽指示信号为高时，时钟吞咽电路随着同步时钟信号的上升沿，产生一个脉冲信号，控制开关吞咽一个高频时钟周期的信号，每个上升沿信号吞咽一个高频时钟周期，实现对高频时钟相位移动的功能。优选地，所述鉴相器包括多个触发器，通过输入高频时钟信号、被同步信号和同步信号，用于鉴别两个输入信号高频时钟信号和同步信号是否处于同步状态。优选地，所述数字电路的具体工作过程如下：在算法使能信号拉高之前，脉冲吞咽电路和数字电路不工作；当算法使能信号拉高之后，数字电路开始工作，初始状态下，吞咽指示信号为低电平；数字电路以同步时钟信号为时钟信号对鉴相器的两个输出信号data1和data2进行采样；当采样结果为10时，表示目标信号和同步时钟信号处于同步状态，吞咽指示信号保持低电平，数字电路给出同步指示信号，数字电路停止工作；当采样结果不为10时，表示目标信号和同步时钟信号处于非同步状态，吞咽指示信号拉高；下一周期同样进行上述的采样和判断，直到出现采样结果10时，吞咽指示信号拉低，数字电路给出同步指示信号，数字电路停止工作。采用本专利技术具有如下的有益效果：相比于现有的同步方案，该方案的电路结构简单，电路功耗和芯片面积的代价较低，可以应用于超高速时钟的同步电路中，具有很高的实用价值。附图说明图1为本专利技术实施例的基于时钟吞咽电路的高频时钟同步电路的原理框图；图2为本专利技术实施例的基于时钟吞咽电路的高频时钟同步电路中时钟吞咽电路的工作时序图；图3为本专利技术实施例的基于时钟吞咽电路的高频时钟同步电路中鉴相器的工作时序图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。参照图1至图3，本专利技术公开了一种基于时钟吞咽电路的高频时钟同步电路，包括时钟吞咽电路、分频器、鉴相器和数字电路，其中高频时钟输入信号clk_in经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到分频时钟信号clk_out，分频时钟信号clk_out经过鉴相器处理后输出第一采样信号data1和第二采样信号data2，第一采样信号data1和第二采样信号data2经过数字电路处理后输出用于控制时钟吞咽电路的指示信号swallow_en，结合同步信号，实现分频时钟信号clk_out和时钟同步信号的同步sync_in。参见图2，时钟吞咽电路的工作时序如下：其中的时钟吞咽电路主要由触发器和逻辑电路组成，当吞咽指示信号swallow_en为高时，同步信号sync_in经过以clk_in为时钟的触发器，相当于延后一个clk_in周期，sync_in分别经过两级触发器和一个反相器电路，得到s2和s3信号，s2和s3信号经过与门电路即可得到吞咽脉冲信号sw_en，sw_en控制开关吞咽一个高频时钟周期的信号。每个同步时钟信号sync_in经过一个周期，吞咽电路会吞咽clk_in的一个周期，得到output信号，由此实现对输入高频时钟clk_in的相位移动的功能。参见图3，鉴相器包括多个触发器，通过输入高频时钟信号、被同步信号和同步信号，用于鉴别两个输入信号高频时钟信号和同步信号是否处于同步状态。其中的鉴相器主要由触发器组成，电路如下所示，其中的clk_in是高频时钟信号，clk_out是输入的被同步信号，sync_in是输入的同步信号。该电路可以鉴别两个输入信号(clk_out和sync_in)是否处于同步状态。当clk_out和sync_in恰好同步情况下的时序详见下图右侧时序关系图，clk_d1和clk_d3分别是clk_out信号经过一级和三级触发器之后的信号，相比输入的clk_out信号分别延后了一个和三个clk_in周期，另外的sync_d2是输入信号sync_in信号经过两级触发器之后的信号，相比于sync_in延后了两个clk_in周期，此时sync_d2对clk_d1和clk_d3采样的结果(data1和data2)恰好为10。需要说明的是，该图的时序情况是唯一的，其他情况下结果都不为10，由此可以辨别clk_out和sync_in是否处于同步状态。其中的数字电路主要是高频时钟同步算法的逻辑电路，可以通过编写代码并通过数字电路综合工具和自动布局布线工具实现。数字电路的具体工作过程如下：在算法使能信号拉高之前，脉冲吞咽电路和数字电路不工作；当算法使能信号拉高之后，数字电路开始工作，初始状态下，吞咽指示信号为低电平；数字电路以同步时钟信号为时钟信号对鉴相器的两个输出信号进行采样；当采样结果为10时，表示目标信号和同步时钟信号处于同步状态，吞咽指示信号保持低电平，数字电路给出同步指示信号，数字电路停止工作；当采样结果不为10时，表示目标信号和同步时钟信号处于非同步状态，吞咽指示信号拉高；下一周期同样进行上述的采样和判断，直到出现采样结果10时，吞咽指示信号拉低，数字电路给出同步指示信号，数字电路停止工作。以上通过一种全新的基于时钟吞咽电路的高频时钟同步电路及算法，实现对高频时钟的相位移动，根据鉴相器判断时钟是否同步，并将同步的信息反馈到数字电路，通过算法控制时钟吞咽电路不断改变高频时钟的相位，直到实现时钟同步。相比于传统的同步方案，该方案的电路结构简单，电路功耗和芯片面积的代价较低，可以应用于超高速时钟的同步电路中，具有很高的实用价值。应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本专利技术的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本专利技术的精神和范围的情本文档来自技高网...

【技术保护点】
1.一种基于时钟吞咽电路的高频时钟同步电路，其特征在于，包括时钟吞咽电路、分频器、鉴相器和数字电路，其中高频时钟输入信号经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到分频时钟信号，分频时钟信号经过鉴相器处理后输出第一采样信号和第二采样信号，第一采样信号和第二采样信号经过数字电路处理后输出用于控制时钟吞咽电路的指示信号，结合同步信号，实现分频时钟信号和时钟同步信号的同步。

【技术特征摘要】
1.一种基于时钟吞咽电路的高频时钟同步电路，其特征在于，包括时钟吞咽电路、分频器、鉴相器和数字电路，其中高频时钟输入信号经过时钟吞咽电路输出信号至分频器，经过分频器处理之后得到分频时钟信号，分频时钟信号经过鉴相器处理后输出第一采样信号和第二采样信号，第一采样信号和第二采样信号经过数字电路处理后输出用于控制时钟吞咽电路的指示信号，结合同步信号，实现分频时钟信号和时钟同步信号的同步。2.如权利要求1所述的基于时钟吞咽电路的高频时钟同步电路，其特征在于，所述时钟吞咽电路包括触发器和逻辑电路，当吞咽指示信号为高时，时钟吞咽电路随着同步时钟信号的上升沿，产生一个脉冲信号，控制开关吞咽一个高频时钟周期的信号，每个上升沿信号吞咽一个高频时钟周期，实现对高频时钟相位移动的功能。3.如权利要求1或2所述的基于时钟吞咽电路的高频时钟同步电路，其特征在于，所述鉴相器包...

【专利技术属性】
技术研发人员：李浩明，郁发新，李国儒，刘家瑞，王腾佳，陈嘉豪，
申请(专利权)人：杭州城芯科技有限公司，
类型：发明
国别省市：浙江,33