一种流水线型ADC电容失配校准电路及方法技术

本发明专利技术涉及一种流水线型ADC电容失配校准电路及方法，该电路基于流水线型ADC电路结构实现，包括数字电路和多级流水级，每级流水级均包括校准辅助电容和校准逻辑电路，校准辅助电容一端连接流水级的放大器的正输入端，另一端分别通过第一开关至第三开关连接流水级的总输入端、负参考电平、正参考电平，且每级流水级的总输入端处设有输入短路开关，校准逻辑电路接收数字电路输出的校准指示信号、校准控制信号和第一电容高低指示信号，输出控制第一开关至第三开关的信号，在校准时通过校准辅助电容防止流水级输出溢出。本发明专利技术能够将由电容失配引起的截距失配以及增益失配在数字域完全补偿，有效消除电容失配对流水线型ADC动态性能的影响。

【技术实现步骤摘要】
一种流水线型ADC电容失配校准电路及方法
本专利技术涉及混合信号集成电路
，尤其涉及一种流水线型ADC电容失配校准电路及方法。
技术介绍
模数转换器（ADC）作为连接模拟和数字的“桥梁”，被广泛应用于无线宽带通信、高速数据存储和生物医疗等领域。在无线宽带通信领域，ADC在接收机中扮演着非常重要的角色，其性能也是制约接收机系统性能提升的重要因素之一。为了满足现代无线宽带通信对带宽以及动态范围的需求，高速高精度模数转换器的研究也成为热门。流水线型ADC能够在速度和精度之间取得一个较好的折中，因此被广泛应用于高速高精度模数转换器设计中。如图1所示，典型的流水线型ADC电路结构包括采样保持电路（SHA）、多级流水级（Stage1~Stagek，k为流水级个数）和数字电路，第i级流水级（Stagei，i∈k）的总输入端连接前级（第i-1级）流水级（即更接近流水线型ADC总输入侧的上一级流水级）的总输出端Vres,i-1，第i级流水级的总输出端Vres,i连接后级流水级（即更接近流水线型ADC总输出侧的下一级流水级）的总输入端，向数字电路输出进行量化后的量化结果，即量化码字DSi，其中每级流水级由子ADC（Sub_ADC）、子DAC（Sub_DAC，子数模转换器）、差减电路和放大器（RA）组成，由于子DAC、差减电路往往不是由独立的单元/模块实现，而是由多元件共同实现子DAC及差减电路相应功能，（如图1中虚线框所示）因此子DAC、差减电路和放大器的组合又常称作MDAC。流水线型ADC将量化过程分解为多步进行，缓解了每一步量化的精度需求，优势是可以在采样率和量化位数之间取得良好的折中。但受限于电容失配、比较器失调和放大器有限增益带宽效应等因素的影响，在对动态范围有要求的应用场合，流水线型ADC需配合相关的校准方法以提高ADC的动态性能。流水级常采用多bit设计以在噪声和功耗之间取得一个良好的折中效果，同时，为了降低对比较器失调的敏感性，常采用冗余编码的流水级编码方式。在实际工艺制造中，由于MDAC中各采样电容的容值偏差量各不相同，这就会造成电容失配。通过获得各采样电容相对于反馈电容的相对电容误差值与反馈电容的比值（即失配值ΔCsi/Cf，设ΔCsi为第i个采样电容Csi相对于反馈电容的相对电容误差值，Cf为反馈电容），即可在数字域对“畸变”的流水级传递函数进行校正，从而解决电容失配对ADC系统的动态性能造成的影响。目前，流水线型ADC电容失配校准方法主要可以分为模拟校准和数字校准，其中模拟校准方法通常需要较为复杂的模拟电路实现，而相比较而言，数字校准方法无需复杂的模拟电路设计，电路面积和功耗资源消耗也更低。但现有技术中的数字校准方法往往存在补偿精度不足的问题，或需要增加特殊输入端等，难以实现片上集成，且功耗较大。
技术实现思路
本专利技术的目的是针对上述至少一部分缺陷，提供一种流水线型ADC电容失配校准电路及流水线型ADC电容失配校准方法，以实现在数字域补偿由采样电容失配引起的截距失配和增益失配。为了实现上述目的，本专利技术提供了一种流水线型ADC电容失配校准电路，该电路基于流水线型ADC电路结构实现，包括数字电路和多级流水级，每级所述流水级均包括校准辅助电容和校准逻辑电路，其中，所述校准辅助电容一端连接所述流水级的放大器的正输入端，另一端分别通过第一开关至第三开关连接所述流水级的总输入端、负参考电平、正参考电平，且每级所述流水级的总输入端处设有输入短路开关sw1；所述校准逻辑电路与所述数字电路、所述流水级的子ADC、所述流水级的MDAC、所述流水级的模拟时钟电路模块，以及第一开关至第三开关连接；所述校准逻辑电路用于接收所述数字电路输出的校准指示信号ready、校准控制信号PN和第一电容高低指示信号flag，子ADC输出的子ADC量化码字Dadc，以及模拟时钟电路模块输出的第一时钟信号φ1、第二时钟信号φ2；第一电容高低指示信号flag用于指示对应输入信号为零时的子ADC量化码字的高低位，量化结果为0的为高位，量化结果为1的为低位；校准指示信号ready为0时，输入短路开关sw1处于连接状态；所述校准逻辑电路根据校准指示信号ready决定用于控制所述流水级的MDAC的参考开关控制信号Di并向所述流水级的MDAC输出；校准指示信号ready为0时，参考开关控制信号Di来自于校准控制信号PN；校准指示信号ready为1时，参考开关控制信号Di来自于子ADC量化码字Dadc；所述校准逻辑电路根据校准指示信号ready决定用于控制第一开关的校准电容时钟信号ckscal并向第一开关输出；校准指示信号ready为0时，校准电容时钟信号ckscal来自于第一时钟信号φ1；校准指示信号ready为1时，校准电容时钟信号ckscal为0，第一开关处于常断开状态；所述校准逻辑电路根据校准指示信号ready决定用于控制第二开关的第四电容高低指示信号flagpp并向第二开关输出；校准指示信号ready为0时，第四电容高低指示信号flagpp来自于φ2&flag；校准指示信号ready为1时，第四电容高低指示信号flagpp为0，第二开关处于常断开状态；所述校准逻辑电路根据校准指示信号ready决定用于控制第三开关的第五电容高低指示信号flagnp并向第三开关输出；校准指示信号ready为0时，第五电容高低指示信号flagnp来自于；校准指示信号ready为1时，第五电容高低指示信号flagnp为0，第三开关处于常断开状态。优选地，所述校准逻辑电路包括多路复用器、第一反相器至第八反相器、第一与非门至第四与非门；多路复用器的输入端与所述流水级的子ADC和所述数字电路连接，用于接收子ADC输出的子ADC量化码字Dadc以及所述数字电路输出的校准控制信号PN和校准指示信号ready，输出用于控制所述流水级的MDAC的参考开关控制信号Di，第一反相器的输入端与多路复用器的输出端连接，用于接收参考开关控制信号Di，输出参考开关反相控制信号Din；第二反相器的输入端与所述数字电路连接，用于接收校准指示信号ready，输出校准指示反相信号readyn，输入短路开关sw1受控于校准指示反相信号readyn；第三反相器的输入端与所述数字电路连接，用于接收所述数字电路输出的第一电容高低指示信号flag，输出第二电容高低指示信号flagn，第四反相器的输入端与第三反相器的输出端连接，用于接收第二电容高低指示信号flagn，输出第三电容高低指示信号flagp；第一与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所述流水级的模拟时钟电路模块输出的第一时钟信号φ1、校准指示反相信号readyn，第五反相器的输入端与第一与非门的输出端连接，用于输出校准电容时钟信号ckscal；连接MDAC的采样电容Cs的采样开关sws受控于第一时钟信号φ1；第二与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所本文档来自技高网...

【技术保护点】
1.一种流水线型ADC电容失配校准电路，其特征在于，/n基于流水线型ADC电路结构实现，包括数字电路和多级流水级，每级所述流水级均包括校准辅助电容和校准逻辑电路，其中，/n所述校准辅助电容一端连接所述流水级的放大器的正输入端，另一端分别通过第一开关至第三开关连接所述流水级的总输入端、负参考电平、正参考电平，且每级所述流水级的总输入端处设有输入短路开关sw

【技术特征摘要】
1.一种流水线型ADC电容失配校准电路，其特征在于，
基于流水线型ADC电路结构实现，包括数字电路和多级流水级，每级所述流水级均包括校准辅助电容和校准逻辑电路，其中，
所述校准辅助电容一端连接所述流水级的放大器的正输入端，另一端分别通过第一开关至第三开关连接所述流水级的总输入端、负参考电平、正参考电平，且每级所述流水级的总输入端处设有输入短路开关sw1；
所述校准逻辑电路与所述数字电路、所述流水级的子ADC、所述流水级的MDAC、所述流水级的模拟时钟电路模块，以及第一开关至第三开关连接；
所述校准逻辑电路用于接收所述数字电路输出的校准指示信号ready、校准控制信号PN和第一电容高低指示信号flag，子ADC输出的子ADC量化码字Dadc，以及模拟时钟电路模块输出的第一时钟信号φ1、第二时钟信号φ2；第一电容高低指示信号flag用于指示对应输入信号为零时的子ADC量化码字的高低位，量化结果为0的为高位，量化结果为1的为低位；校准指示信号ready为0时，输入短路开关sw1处于连接状态；
所述校准逻辑电路根据校准指示信号ready决定用于控制所述流水级的MDAC的参考开关控制信号Di并向所述流水级的MDAC输出；校准指示信号ready为0时，参考开关控制信号Di来自于校准控制信号PN；校准指示信号ready为1时，参考开关控制信号Di来自于子ADC量化码字Dadc；
所述校准逻辑电路根据校准指示信号ready决定用于控制第一开关的校准电容时钟信号ckscal并向第一开关输出；校准指示信号ready为0时，校准电容时钟信号ckscal来自于第一时钟信号φ1；校准指示信号ready为1时，校准电容时钟信号ckscal为0，第一开关处于常断开状态；
所述校准逻辑电路根据校准指示信号ready决定用于控制第二开关的第四电容高低指示信号flagpp并向第二开关输出；校准指示信号ready为0时，第四电容高低指示信号flagpp来自于φ2&flag；校准指示信号ready为1时，第四电容高低指示信号flagpp为0，第二开关处于常断开状态；
所述校准逻辑电路根据校准指示信号ready决定用于控制第三开关的第五电容高低指示信号flagnp并向第三开关输出；校准指示信号ready为0时，第五电容高低指示信号flagnp来自于；校准指示信号ready为1时，第五电容高低指示信号flagnp为0，第三开关处于常断开状态。


2.根据权利要求1所述的流水线型ADC电容失配校准电路，其特征在于：
所述校准逻辑电路包括多路复用器、第一反相器至第八反相器、第一与非门至第四与非门；
多路复用器的输入端与所述流水级的子ADC和所述数字电路连接，用于接收子ADC输出的子ADC量化码字Dadc以及所述数字电路输出的校准控制信号PN和校准指示信号ready，输出用于控制所述流水级的MDAC的参考开关控制信号Di，第一反相器的输入端与多路复用器的输出端连接，用于接收参考开关控制信号Di，输出参考开关反相控制信号Din；
第二反相器的输入端与所述数字电路连接，用于接收校准指示信号ready，输出校准指示反相信号readyn，输入短路开关sw1受控于校准指示反相信号readyn；
第三反相器的输入端与所述数字电路连接，用于接收所述数字电路输出的第一电容高低指示信号flag，输出第二电容高低指示信号flagn，第四反相器的输入端与第三反相器的输出端连接，用于接收第二电容高低指示信号flagn，输出第三电容高低指示信号flagp；
第一与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所述流水级的模拟时钟电路模块输出的第一时钟信号φ1、校准指示反相信号readyn，第五反相器的输入端与第一与非门的输出端连接，用于输出校准电容时钟信号ckscal；连接MDAC的采样电容Cs的采样开关sws受控于第一时钟信号φ1；
第二与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所述流水级的模拟时钟电路模块输出的第二时钟信号φ2、校准指示反相信号readyn，第六反相器的输入端与第二与非门的输出端连接；连接MDAC的反馈电容Cf的反馈开关swa受控于第二时钟信号φ2；
第三与非门的两个输入端分别与第四反相器、第六反相器的输出端连接，第七反相器的输入端与第三与非门的输出端连接，用于输出第四电容高低指示信号flagpp；
第四与非门的两个输入端分别与第三反相器、第六反相器的输出端连接，第八反相器的输入...

【专利技术属性】
技术研发人员：沈玉鹏，陈旭斌，李国儒，孙庭波，李绪成，
申请(专利权)人：杭州城芯科技有限公司，
类型：发明
国别省市：浙江;33