存储器件制造技术

本发明专利技术提供了一种存储器件。所述存储器件可以包括耦接到输入/输出总线的多个存储体和耦接到所述多个存储体的存储控制器。所述存储控制器可以被配置为控制所述多个存储体的操作，其中所述多个存储体中的每一个存储体可以包括：包括被配置为对数据进行存储的多个存储单元的存储模块阵列；耦接到所述输入/输出总线的锁存电路，其中所述锁存电路可以被配置为对经由所述输入/输出总线接收到的目标数据进行存储以提供所存储的目标数据；以及耦接到所述锁存电路的比较电路，其中所述比较电路可以被配置为将由所述存储模块阵列输出的存储数据与所存储的目标数据进行比较，以向所述存储控制器提供结果数据。

Memory device

【技术实现步骤摘要】
存储器件相关申请的交叉引用本申请要求于2018年1月3日在韩国知识产权局提交的韩国专利申请号为10-2018-0000640的优先权，其公开内容通过引用整体并入本文。
本专利技术构思涉及一种存储器件及其操作方法。
技术介绍
随着由存储器件处理的数据量的增加，已经开发了在连接到处理器的存储器件中处理在处理器中执行的操作的一部分的技术。
技术实现思路
在一些实施例中，存储器件可以包括耦接到输入/输出总线的多个存储体和耦接到所述多个存储体的存储控制器。所述存储控制器可以被配置为控制所述多个存储体的操作，其中所述多个存储体中的每一个存储体可以包括：包括被配置为对数据进行存储的多个存储单元的存储模块阵列；耦接到所述输入/输出总线的锁存电路，其中所述锁存电路可以被配置为存储经由所述输入/输出总线接收到的目标数据以提供所存储的目标数据；以及耦接到所述锁存电路的比较电路，其中所述比较电路可以被配置为将由所述存储模块阵列输出的存储数据与所存储的目标数据进行比较，以向所述存储控制器提供结果数据。所述存储控制器还可以包括模式寄存器，所述模式寄存器被配置为：响应于从所述存储器件外部的处理器接收到比较操作命令，启用所述锁存电路和所述比较电路。所述模式寄存器还可以被配置为：响应于接收到所述比较操作命令而生成将所述目标数据存储在所述锁存电路中而不是所述存储模块阵列中的写入命令，并且生成读取命令，使得所述比较电路接收从所述存储模块阵列输出的所述存储数据，以将所述存储数据与所存储的目标数据进行比较。在一些实施例中，存储器件可以包括耦接到输入/输出总线的多个存储体，其中所述多个存储体中的每一个存储体可以包括：具有多个存储单元的相应的存储模块阵列；锁存电路，所述锁存电路被配置存储目标数据；比较电路，所述比较电路耦接到所述锁存电路和所述存储模块阵列的数据传输路径。所述存储器件还可以包括存储控制器，所述存储控制器被配置：响应于从外部处理器发送的比较操作命令，执行写入操作以将目标数据存储在所述多个存储体中，并且执行读取操作以从所述多个存储体中输出存储数据。所述存储控制器还可以被配置为控制所述多个存储体，使得所述锁存电路响应于所述写入操作而存储所述目标数据，并且可以被配置为响应于从所述外部处理器发送的所述比较操作命令，使所述存储数据与在所述锁存电路中所存储的目标数据进行比较，以生成结果数据。在一些实施例中，存储器件可以包括耦接到输入/输出总线的多个存储体，其中所述多个存储体中的每一个存储体可以包括：包括多个存储单元的存储模块阵列；耦接到所述存储模块阵列的数据传输路径；耦接到所述数据传输路径的锁存电路。比较电路可以耦接到所述数据传输路径。所述存储器件还可以包括存储控制器，所述存储控制器被配置为：响应于从外部处理器接收的比较操作命令和目标数据，控制所述多个存储体以同时对所述多个存储体执行将所述目标数据存储在每个相应的锁存电路中的写入操作，以及对所述多个存储体执行读取操作，以将从所述存储模块阵列输出的各个存储数据分别与存储在所述锁存电路中的所述目标数据进行比较，以生成结果数据。附图说明通过以下结合附图的详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点，其中：图1是例示了根据本专利技术构思的示例实施例的存储模块的视图；图2是根据本专利技术构思的示例实施例的存储器件的框图；图3是例示了根据本专利技术构思的示例实施例的包括在存储器件中的存储模块阵列的视图；图4是示意性地例示了根据本专利技术构思的示例实施例的包括在存储模块的存储器件的结构的视图；图5是例示了根据本专利技术构思的示例实施例的存储器件的操作的流程图；图6至图8是例示了根据本专利技术构思的示例实施例的存储器件的操作的框图；图9至图13是例示了根据本专利技术构思的示例实施例的存储器件在比较模式下的操作的视图；图14是例示了根据本专利技术构思的示例实施例的存储器件的操作的流程图；图15是例示了根据本专利技术构思的示例实施例的存储器件的操作的时序图；图16是例示了根据本专利技术构思的示例实施例的存储器件的操作的流程图；图17是例示了根据本专利技术构思的示例实施例的存储器件的操作的时序图；以及图18是示意性地例示了根据本专利技术构思的示例实施例的存储器件的框图。具体实施方式在下文中，将参照附图描述本专利技术构思的示例实施例。图1是例示了根据本专利技术构思的示例实施例的存储模块的框图。参照图1，根据本专利技术构思的示例实施例的存储模块1可以包括多个存储芯片2、安装有多个存储芯片2的基板3等。用于交换数据的输入/输出引脚4(至少)可以被设置在基板3的一端。多个存储芯片2可以通过输入/输出引脚4来接收待存储的数据，或者可以通过输入/输出引脚4来输出数据。图1例示了包括八个存储芯片2的存储模块1，但是存储芯片2的数目可以依据存储模块1提供的数据存储容量或每个存储芯片2的数据存储容量等而变化。连接到存储芯片2和输入/输出引脚4的输入/输出(I/O)总线可以被设置在基板3中，并且存储芯片2可以共享I/O总线。图2是示意性地例示了存储器件10的内部结构的框图。根据图2中所示的示例实施例的存储器件10可以被用作图1所示的示例实施例中的存储模块1中包括的多个存储芯片2。参照图2，根据本专利技术构思的示例实施例的存储器件10可以包括存储控制器20和存储模块阵列30。在示例实施例中，存储控制器20可以包括控制逻辑21、行驱动器22、列驱动器23等。存储模块阵列30可以包括多个存储单元40。在示例实施例中，行驱动器22可以经由字线WL连接到存储单元40，列驱动器23可以经由位线BL连接到存储单元40。在示例实施例中，行驱动器22可以选择存储单元MC来写入数据或者选择存储单元MC来从中读取数据，列驱动器23可以包括将数据写入存储单元MC或从存储单元MC读取数据的写入/读取电路。行驱动器22和列驱动器23的操作可以由控制逻辑21控制。图3是例示了根据本专利技术构思的示例实施例的包括在存储器件中的存储模块阵列的视图。参照图3，根据本专利技术构思的示例实施例的存储模块阵列30可以包括多个存储单元40。存储单元40可以被设置在多条字线WL和多条位线BL相互交叉的点处。也就是说，每个存储单元40可以连接到一条字线WL和一条位线BL。每个存储单元40可以包括开关元件SW和信息存储电容器CC。在示例实施例中，开关元件SW可以包括晶体管，晶体管的栅极端子可以连接到字线WL，晶体管的漏极/源极端子可以分别连接到位线BL和信息存储电容器CC。存储控制器20可以通过经由多条字线WL和多条位线BL对包括在多个存储单元40中的每一个中的信息存储电容器CC进行充电或者对信息存储电容器(CC)进行放电来写入或擦除数据。而且，存储控制器20可以通过读取信息存储电容器CC的电压等来从多个存储单元40中的每一个存储单元40读取数据。在示例实施例中，存储控制器20可以执行刷新操作以将数据重新写入到多个存储单元40，使得当存储在信息存储电容器CC中的电荷自然放电时不会丢失数据。图4是示意性地例示了根据本专利技术构思的示例实施例的包括在存储器件中的存储芯片的结构的视图。参照图4，根据本专利技术构思的示例实施例的存储器件50可以包括存储体60和逻辑电路70。存储体60可以包括具有多个存储单元的存储模块阵列61、行译码器62、列译码器63和本文档来自技高网...

【技术保护点】
1.一种存储器件，包括：多个存储体，所述多个存储体耦接到输入/输出总线；以及存储控制器，所述存储控制器耦接到所述多个存储体，所述存储控制器被配置为控制所述多个存储体的操作，其中，所述多个存储体中的每一个存储体包括：存储模块阵列，所述存储模块阵列包括被配置为对数据进行存储的多个存储单元；锁存电路，所述锁存电路耦接到所述输入/输出总线，所述锁存电路被配置为存储经由所述输入/输出总线接收到的目标数据，以提供所存储的目标数据；以及比较电路，所述比较电路耦接到所述锁存电路，所述比较电路被配置为将由所述存储模块阵列输出的存储数据与所存储的目标数据进行比较，以向所述存储控制器提供结果数据。

【技术特征摘要】
2018.01.03 KR 10-2018-00006401.一种存储器件，包括：多个存储体，所述多个存储体耦接到输入/输出总线；以及存储控制器，所述存储控制器耦接到所述多个存储体，所述存储控制器被配置为控制所述多个存储体的操作，其中，所述多个存储体中的每一个存储体包括：存储模块阵列，所述存储模块阵列包括被配置为对数据进行存储的多个存储单元；锁存电路，所述锁存电路耦接到所述输入/输出总线，所述锁存电路被配置为存储经由所述输入/输出总线接收到的目标数据，以提供所存储的目标数据；以及比较电路，所述比较电路耦接到所述锁存电路，所述比较电路被配置为将由所述存储模块阵列输出的存储数据与所存储的目标数据进行比较，以向所述存储控制器提供结果数据。2.根据权利要求1所述的存储器件，其中所述锁存电路和所述比较电路耦接到数据传输路径，所述数据传输路径耦接到所述存储模块阵列和所述输入/输出总线。3.根据权利要求2所述的存储器件，其中所述多个存储体中的每一个存储体包括多路复用器电路，所述多路复用器电路被配置为响应于来自所述存储控制器的命令，经由所述数据传输路径将所述目标数据导向所述锁存电路。4.根据权利要求1所述的存储器件，其中，所存储的目标数据是根据所述多个存储体的突发大小而构造的。5.根据权利要求1所述的存储器件，其中，所述存储控制器被配置为将来自所述多个存储体中的每一个存储体的结果数据合并成输出数据，并将所述输出数据提供到所述输入/输出总线。6.根据权利要求1所述的存储器件，其中，其中，所述比较电路被配置为将从所述存储模块阵列的不同地址输出的多个存储数据分别与所存储的目标数据进行比较，以生成多条结果数据，以及其中，所述存储控制器被配置为将所述多条结果数据合并成输出数据并提供所述输出数据。7.根据权利要求1所述的存储器件，其中所述比较电路包括多个XOR电路，所述多个XOR电路被配置为逐位地对所存储的目标数据与所述存储数据进行XOR，以提供所述结果数据。8.根据权利要求1所述的存储器件，其中所述所存储的目标数据和所述存储数据都包括N个字节，并且所述结果数据包括N位，其中所述N是自然数。9.根据权利要求1所述的存储器件，其中所述存储控制器被配置为使用所述结果数据来确定来自所述存储体的所述存储数据与所存储的目标数据是否匹配。10.根据权利要求9所述的存储器件，其中所述存储控制器还被配置为：响应于确定来自所述存储体的所述存储数据与所存储的目标数据匹配，输出标识所述存储体的信息和包括所述存储数据的所述存储模块阵列的地址信息。11.根据权利要求9所述的存储器件，其中所述存储控制器还被配置为：响应于确定来自所述存储体的所述存储数据与所存储的目标数据不匹配，控制所述多个存储体使得从所述存储模块阵列的另一地址输出存储数据。12.根据权利要求11所述的存储器件，其中所述存储控制器还包括：地址生成器，所述地址生成器被配置为：响应于确定来自所述存储体的所述存储数据与所存储的目标数据不匹配，改变所述存储模块阵列的提供...

【专利技术属性】
技术研发人员：吴成一，金俊亨，孙教民，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR