差分时钟信号的测试系统及其方法技术方案

本发明专利技术公开一种差分时钟信号的测试系统及其方法，通过模拟数字转换器将一组差分时钟信号线的模拟信号转换为数字的第一电压值及第二电压值，以及允许上拉电阻及可编程逻辑组件控制差分时钟信号线的电位及电压，以便可编程逻辑组件读取到第一电压值及第二电压值，并且在两者其中之一与电压端点的电压值相同，或为零伏特或是两者皆为低电位的情况下，产生相应的信息以作为测试结果，用以达成提高测试差分时钟信号线的连接状态的便利性的技术功效。

【技术实现步骤摘要】
差分时钟信号的测试系统及其方法
本专利技术涉及一种测试系统及其方法，特别是能够适用于边界扫描的测试环境，用以测试线路连接状态的差分时钟信号的测试系统及其方法。
技术介绍
近年来，随着电子电路的普及与蓬勃发展，为了实现高速率、低噪声、远距离及高准确性的传输，通常是以差分(Differential)信号传输技术来实现，与此同时，高速电路系统的时钟信号基本上也是采用差分时钟(DifferentialClock)信号。一般而言，测试差分信号与差分时钟信号的方式系使用功能测试(FunctionTest)的方式，例如：使用能够抓取100MHz的差分时钟信号的芯片，搭配自行开发的韧体来检测100MHz的差分时钟信号。然而，此方式不但开发成本居高不下，而且也无法进行单端信号的故障检测，故具有差分时钟信号线的连接状态测试不便的问题。有鉴于此，便有厂商提出边界测试的技术手段，针对差分信号进行测试，然而，此方式虽然能够测试差分信号，但是却无法在不改变硬件架构的前提下，针对差分时钟信号进行测试。换句话说，在边界测试的标准：“IEEE1149.6”中，仅支持测试差分信号但是不支持测试差分时钟信号。因此，仍然无法有效解决差分时钟信号线的连接状态测试不便的问题。综上所述，可知现有技术中长期以来一直存在差分时钟信号线的连接状态测试不便的问题，因此实有必要提出改进的技术手段，来解决此问题。
技术实现思路
本专利技术披露一种差分时钟信号的测试系统及其方法。首先，本专利技术披露一种差分时钟信号的测试系统，应用在边界扫描(BoundaryScan)的测试环境下，此系统包含：待测单元(UnitUnderTest,UUT)及测试单元。所述待测单元用以通过一组差分时钟信号线持续提供差分时钟信号，此组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与接地线一并电性连接至连接器。接着，所述测试单元包含：第一上拉电阻、第二上拉电阻、模拟数字转换器及可编程逻辑组件。其中，第一上拉电阻的一端电性连接电压端点，第一上拉电阻的另一端电性连接第一差分时钟信号线；第二上拉电阻的一端电性连接所述电压端点，第二上拉电阻的另一端电性连接第二差分时钟信号线；模拟数字转换器具有一组模拟输入引脚电性连接此组差分时钟信号线，用以分别将第一差分时钟信号线及第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及第二电压值；可编程逻辑组件具有一组输入输出引脚用以电性连接此组差分时钟信号线及模拟数字转换器，并且自模拟数字转换器读取第一电压值及第二电压值，当第一电压值及第二电压值其中之一与电压端点的电压值相同时，产生相应的开路信息，当第一电压值及第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生开路信息及断路信息时，先将连接此组差分时钟信号线的所述输入输出引脚其中之一设为低电平，再读取第一电压值及第二电压值，并且在第一电压值及第二电压值皆为低电平时，产生信号短路信息。另外，本专利技术披露一种差分时钟信号的测试方法，应用在边界扫描的测试环境下，其步骤包括：提供待测单元，此待测单元通过一组差分时钟信号线持续提供差分时钟信号，此组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与接地线一并电性连接至连接器；提供测试单元并通过连接器与待测单元电性连接，此测试单元包含第一上拉电阻、第二上拉电阻、模拟数字转换器及可编程逻辑组件，其中，第一上拉电阻及第二上拉电阻的一端电性连接电压端点，第一上拉电阻的另一端电性连接第一差分时钟信号线，第二上拉电阻的另一端电性连接第二差分时钟信号线，所述模拟数字转换器具有一组模拟输入引脚用以电性连接差分时钟信号线，所述可编程逻辑组件具有一组输入输出引脚用以电性连接差分时钟信号线及模拟数字转换器；模拟数字转换器分别将第一差分时钟信号线及第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及第二电压值；可编程逻辑组件自模拟数字转换器读取第一电压值及第二电压值，当第一电压值及第二电压值其中之一与电压端点的电压值相同时，产生相应的开路信息，当第一电压值及第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生开路信息及断路信息时，先将连接差分时钟信号线的输入输出引脚其中之一设为低电平，再读取第一电压值及第二电压值，并且在第一电压值及第二电压值皆为低电平时，产生信号短路信息。本专利技术所披露的系统与方法如上，与现有技术的差异在于本专利技术是通过模拟数字转换器将一组差分时钟信号线的模拟信号转换为数字的第一电压值及第二电压值，以及允许上拉电阻及可编程逻辑组件控制差分时钟信号线的电位及电压，以便可编程逻辑组件读取到第一电压值及第二电压值，并且在两者其中之一与电压端点的电压值相同，或为零伏特或是两者皆为低电位的情况下，产生相应的信息以作为测试结果。通过上述的技术手段，本专利技术可以达成提高测试差分时钟信号线的连接状态的便利性的技术功效。附图说明图1为本专利技术差分时钟信号的测试系统的系统框图。图2为本专利技术差分时钟信号的测试方法的方法流程图。图3为应用本专利技术侦测差分时钟信号线的示意图。图4为应用本专利技术以JTAG指令控制可编程逻辑组件的输入输出引脚的示意图。符号说明：110待测单元111第一差分时钟信号线112第二差分时钟信号线113芯片120测试单元121第一上拉电阻122第二上拉电阻123模拟数字转换器124可编程逻辑组件130连接器300终端机具体实施方式以下将配合附图及实施例来详细说明本专利技术的实施方式，借此对本专利技术如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。在说明本专利技术所披露的差分时钟信号的测试系统及其方法之前，先对本专利技术所应用的环境作说明，本专利技术应用在边界扫描的测试环境下，用以通过测试单元来测试待测单元上的差分时钟信号线，判断其是否有开路、与接地线短路、信号线相互短路等错误情况，其中，待测单元与测试单元通过连接器相互电性连接，并且可通过联合测试工作组(JointTestActionGroup,JTAG)指令控制测试单元的可编程逻辑组件，将其输入输出引脚设定为高电平或低电平。以下配合附图对本专利技术差分时钟信号的测试系统及其方法做进一步说明，请先参阅图1，图1为本专利技术差分时钟信号的测试系统的系统框图，应用在边界扫描的测试环境下，此系统包含：待测单元110及测试单元120。其中，待测单元110用以通过一组差分时钟信号线持续提供差分时钟信号，此组差分时钟信号线包含第一差分时钟信号线111及第二差分时钟信号线112，并且与接地线一并电性连接至连接器。在实际实施上，所述差分时钟信号是由主板的芯片所产生；所述连接器可以是主板上的计算机总线，如：PCIe(PCIExpress)插槽。至于在测试单元120的部分，其包含：第一上拉电阻121、第二上拉电阻122、模拟数字转换器123及可编程逻辑组件124。其中，第一上拉电阻121的一端电性连接电压端点，第一上拉电阻121的另一端电性连接第一差分时钟信号线111。在实际实施上，上拉电阻(Pull-upResistors)是当某输入端未连接设备或处于高阻抗的情况下，一种用于保证输入信号为预期逻辑电平的电阻组件，提供一定的电压信号。以此例而言，倘若第一差分时钟信号线111为开路状态，模拟数字转换器123本文档来自技高网...

【技术保护点】
1.一种差分时钟信号的测试系统，应用在边界扫描的测试环境下，其特征在于，该系统包含：待测单元，用以通过一组差分时钟信号线持续提供差分时钟信号，该组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与至少一接地线一并电性连接至连接器；以及测试单元，用以通过该连接器与该待测单元电性连接，该测试单元包含：第一上拉电阻，该第一上拉电阻的一端电性连接电压端点，该第一上拉电阻的另一端电性连接该第一差分时钟信号线；第二上拉电阻，该第二上拉电阻的一端电性连接该电压端点，该第二上拉电阻的另一端电性连接该第二差分时钟信号线；模拟数字转换器，该模拟数字转换器具有一组模拟输入引脚电性连接该组差分时钟信号线，用以分别将该第一差分时钟信号线及该第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及第二电压值；以及可编程逻辑组件，该可编程逻辑组件具有一组输入输出引脚用以电性连接该组差分时钟信号线及该模拟数字转换器，并且自该模拟数字转换器读取该第一电压值及该第二电压值，当该第一电压值及该第二电压值其中之一与该电压端点的电压值相同时，产生相应的开路信息，当该第一电压值及该第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生该开路信息及该断路信息时，先将连接该组差分时钟信号线的该组输入输出引脚其中之一设为低电平，再读取该第一电压值及该第二电压值，并且在该第一电压值及该第二电压值皆为低电平时，产生信号短路信息。...

【技术特征摘要】
1.一种差分时钟信号的测试系统，应用在边界扫描的测试环境下，其特征在于，该系统包含：待测单元，用以通过一组差分时钟信号线持续提供差分时钟信号，该组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与至少一接地线一并电性连接至连接器；以及测试单元，用以通过该连接器与该待测单元电性连接，该测试单元包含：第一上拉电阻，该第一上拉电阻的一端电性连接电压端点，该第一上拉电阻的另一端电性连接该第一差分时钟信号线；第二上拉电阻，该第二上拉电阻的一端电性连接该电压端点，该第二上拉电阻的另一端电性连接该第二差分时钟信号线；模拟数字转换器，该模拟数字转换器具有一组模拟输入引脚电性连接该组差分时钟信号线，用以分别将该第一差分时钟信号线及该第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及第二电压值；以及可编程逻辑组件，该可编程逻辑组件具有一组输入输出引脚用以电性连接该组差分时钟信号线及该模拟数字转换器，并且自该模拟数字转换器读取该第一电压值及该第二电压值，当该第一电压值及该第二电压值其中之一与该电压端点的电压值相同时，产生相应的开路信息，当该第一电压值及该第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生该开路信息及该断路信息时，先将连接该组差分时钟信号线的该组输入输出引脚其中之一设为低电平，再读取该第一电压值及该第二电压值，并且在该第一电压值及该第二电压值皆为低电平时，产生信号短路信息。2.根据权利要求1的差分时钟信号的测试系统，其特征在于，该电压端点的电压值为3.3伏特，该模拟数字转换器的参考电平为5伏特，该组输入输出引脚允许的最高输入电压大于3.3伏特。3.根据权利要求1的差分时钟信号的测试系统，其特征在于，该可编程逻辑组件在该开路信息、该接地短路信息及该信号短路信息皆未产生时，产生测试通过信息。4.根据权利要求1的差分时钟信号的测试系统，其特征在于，该组输入输出引脚仿真集成电路总线以与该模拟数字转换器电性连接，用以自该模拟数字转换器获得该第一差分时钟信号线及该第二差分时钟信号线的电压值。5.根据权利要求1的差分时钟信号的测试系统，其特征在于，该系统还包含终端机，用以传送联合测试工作组指令至该测试单元的该可编程逻辑组件，将连接该组差分时钟信号线的该组输入输出引脚其中之一设为低电平。6....

【专利技术属性】
技术研发人员：宋平，
申请(专利权)人：英业达科技有限公司，英业达股份有限公司，
类型：发明
国别省市：上海,31