存储元件及其制造方法技术

一种存储元件，包括：基底、堆叠层、通道结构、电荷储存结构、氮化硅层以及缓冲氧化物层。堆叠层配置于基底上。堆叠层包括相互堆叠的多个介电层与多个导体层。通道结构贯穿堆叠层。电荷储存结构环绕通道结构的侧壁。氮化硅层环绕导体层。缓冲氧化物层配置于导体层与氮化硅层之间。

【技术实现步骤摘要】
存储元件及其制造方法
本专利技术涉及一种半导体元件及其制造方法，特别涉及一种存储元件及其制造方法。
技术介绍
随着科技日新月异，电子元件的进步增加了对更大储存能力的需要。为了满足高储存密度(highstoragedensity)的需求，存储器元件尺寸变得更小而且积集度更高。因此，存储器元件的型态已从平面型栅极(planargate)结构的二维存储器元件(2Dmemorydevice)发展到具有垂直通道(verticalchannel，VC)结构的三维存储器元件(3Dmemorydevice)。然而，随着三维存储元件的积集度提高，由于高高宽比(Highaspectratio)与复合膜堆叠(Complexfilmstack)容易导致晶圆翘曲(waferbow)或晶圆弯曲(waferdistortion)。因此，如何发展出一种高积集度的存储元件及其制造方法，以避免晶圆翘曲或晶圆弯曲将成为未来重要的一门课题。
技术实现思路
本专利技术提供一种存储元件及其制造方法，其可避免晶圆翘曲或晶圆弯曲的问题。本专利技术提供一种存储元件，包括：基底、堆叠层、通道结构、电荷储存结构、氮化硅层以及缓冲氧化物层。堆叠层配置于基底上。堆叠层包括相互堆叠的多个介电层与多个导体层。通道结构贯穿堆叠层。电荷储存结构环绕通道结构的侧壁。氮化硅层环绕导体层。缓冲氧化物层配置于导体层与氮化硅层之间。本专利技术提供一种存储元件的制造方法，其步骤如下。于基底上形成堆叠层，其中所述堆叠层包括相互堆叠的多个第一材料与多个第二材料；于所述堆叠层中形成多个开口，所述开口暴露出所述基底的一部分；于各所述开口中形成电荷储存结构；于各所述开口中形成通道结构，使得所述电荷储存结构环绕所述通道结构的侧壁；于相邻两个通道结构之间的所述堆叠层中形成狭缝(slit)，所述狭缝暴露出所述基底的另一部分；进行刻蚀工艺，移除所述第二材料，以在所述第一材料之间形成多个空隙；于所述基底上形成氮化硅层，所述氮化硅层共形地覆盖所述空隙的表面；于所述氮化硅层上形成缓冲氧化物层；以及于所述空隙中形成导体层，使得所述缓冲氧化物层位于所述导体层与所述氮化硅层之间。基于上述，本专利技术之存储元件可在形成氮化硅层之后，于氮化硅层上形成缓冲氧化物层。所述氮化硅层可提升缓冲氧化物层的结晶质量，以降低沉积后退火(post-depositionannealing，PDA)处理的退火温度，进而避免晶圆翘曲或晶圆弯曲的问题。为让本专利技术的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。附图说明图1A至图1H是本专利技术第一实施例的存储元件的制造流程剖面示意图。图2是本专利技术第二实施例的存储元件的剖面示意图。图3是本专利技术第三实施例的存储元件的剖面示意图。图4是实例1与比较例1的氧化铝移除量与温度的关系图。图5是在固定温度下，实例2与比较例2的氧化铝移除量与时间的关系图。【符号说明】1、2、3：存储元件10：开口12：狭缝16：空隙18：部分100：基底102、102a：堆叠层104：第一材料106：第二材料108：电荷储存结构110：第一通道材料112：第二通道材料112S：侧壁114：通道层115：通道结构116：介电柱118：介电层120：氮化硅层122：缓冲氧化物层124、224：导体层224S：侧壁310：外延层具体实施方式图1A至图1F是本专利技术第一实施例的存储元件的制造流程剖面示意图。请参照图1A，提供基底100。基底100包括半导体基底，例如是硅基底。于基底100上形成有堆叠层102。具体来说，堆叠层102包括相互堆叠的多个第一材料104与多个第二材料106。在一实施例中，第一材料104与第二材料106可以是不同的介电材料。举例来说，第一材料104可以是氧化硅；第二材料106可以是氮化硅。但本专利技术不以此为限，在其他实施例中，第一材料104可以是氧化硅；第二材料106可以是多晶硅。在一实施例中，第一材料104与第二材料106的数量可以是8层、16层、32层、39层、72层或更多层。接着，于堆叠层102中形成多个开口10。开口10贯穿堆叠层102，藉此暴露出基底100的一部分。在一实施例中，开口10的形成方法包括对堆叠层102进行图案化工艺。为了使堆叠层102中最底层被完全移除，因此，在进行所述图案化工艺时会移除部分基底100。在此情况下，如图1A所示，开口10的底面可低于基底100的顶面。请参照图1B，于开口10中形成电荷储存结构108。详细地说，于基底100上形成电荷储存材料(未绘示)。所述电荷储存材料共形地覆盖开口10的底面与侧壁以及堆叠层102的顶面。之后，进行刻蚀工艺，以移除开口10的底面上以及堆叠层102的顶面上的电荷储存材料，使得电荷储存结构108以类似间隙壁形式形成在开口10的侧壁上。在一实施例中，电荷储存结构108可以是氧化物层/氮化物层/氧化物层(ONO)的复合层。在一实施例中，所述刻蚀工艺包括非等向性刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。请参照图1C，于基底100上形成第一通道材料110。第一通道材料110共形地覆盖开口10的底面、电荷储存结构108的表面以及堆叠层102的顶面。在一实施例中，第一通道材料110包括半导体材料，其可例如是多晶硅。第一通道材料110的形成方法例如是化学气相沉积法(CVD)。请参照图1C与图1D，于开口10中形成介电柱116。介电柱116填入开口10中，且介电柱116的顶面低于堆叠层102的顶面。也就是说，介电柱116并未填满整个开口10。在一实施例中，介电柱116的材料包括旋涂式介电质(SOD)。之后，于介电柱116上形成第二通道材料112，以覆盖介电柱116的顶面并延伸覆盖至堆叠层102的顶面。接着，图案化第二通道材料112与第一通道材料110，以形成通道结构115。如图1D所示，通道结构115包括介电柱116以及由第一通道材料110与第二通道材料112所构成的通道层114，其中通道层114包封介电柱116。电荷储存结构108环绕通道结构115的侧壁。在一实施例中，第二通道材料112包括半导体材料，其可例如是多晶硅。第二通道材料112的形成方法例如是CVD。请参照图1D与图1E，于基底100上形成介电层118，以覆盖堆叠层102的顶面以及通道结构115的表面。在一实施例中，介电层118包括但不限于氧化硅，其形成方法例如是CVD。形成介电层118之后，于相邻两个通道结构115之间的堆叠层102中形成狭缝12。狭缝12贯穿介电层118与堆叠层102，且暴露出基底100的一部分。虽然图1E所绘示的狭缝12的底面与堆叠层102中最底层的底面共平面。但为了使堆叠层102中最底层被完全移除，因此，在形成狭缝12时会移除部分基底100。在此情况下，狭缝12的底面可低于基底100的顶面。请参照图1E与图1F，进行刻蚀工艺，移除第二材料106，以在第一材料104之间形成多个空隙16。空隙16横向暴露出电荷储存结构108的部分侧壁。也就是说，空隙16是由第一材料104与电荷储存结构108所定义的。在一实施例中，所述刻蚀工艺可以是湿式刻蚀工艺。举例来说，当第二材料106为氮化硅时，所述刻蚀工艺可以是使用含有磷酸的刻蚀液，并将所述刻蚀液倒入狭缝12中，藉本文档来自技高网...

【技术保护点】
1.一种存储元件，包括：堆叠层，配置于基底上，其中所述堆叠层包括相互堆叠的多个介电层与多个导体层；通道结构，贯穿所述堆叠层；电荷储存结构，环绕所述通道结构的侧壁；氮化硅层，环绕所述导体层；以及缓冲氧化物层，配置于所述导体层与所述氮化硅层之间。

【技术特征摘要】
1.一种存储元件，包括：堆叠层，配置于基底上，其中所述堆叠层包括相互堆叠的多个介电层与多个导体层；通道结构，贯穿所述堆叠层；电荷储存结构，环绕所述通道结构的侧壁；氮化硅层，环绕所述导体层；以及缓冲氧化物层，配置于所述导体层与所述氮化硅层之间。2.如权利要求1所述的存储元件，更包括外延层，配置于所述通道结构与所述基底之间。3.如权利要求1所述的存储元件，其中所述缓冲氧化物层的材料包括高介电常数材料，其介电常数高于氧化硅。4.如权利要求1所述的存储元件，其中所述氮化硅层的厚度介于20埃至50埃之间。5.如权利要求1所述的存储元件，其中所述氮化硅层为连续的层，其共形地填入所述导体层与所述介电层之间的空间。6.如权利要求1所述的存储元件，其中所述导体层的侧壁与所述缓冲氧化物层的侧壁为共平面。7.如权利要求1所述的存储元件，其中所述导体层的侧壁内凹于所述介电层的侧壁。8.一种存储元件的制造方法，包括：于基底上形成堆叠层，其中所述堆叠层包括相互堆叠的多个第一材料与多个第二材料；于所述堆叠层中形成多个开口，所述开口暴露出所述基底的一部分；于各所述开口中形成电荷储存结构；于各所述开口中形...

【专利技术属性】
技术研发人员：张亘亘，卢棨彬，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71