双倍速率同步动态随机存储器制造技术

本发明专利技术实施例提供一种双倍速率同步动态随机存储器，包括第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使第一控制脉冲与列地址选通脉冲之间符合预设逻辑函数，其中，一个列地址选通脉冲对应一个预设时钟周期数；以及列地址选通脉冲延迟电路，列地址选通脉冲延迟电路与第一控制脉冲产生电路连接以接收第一控制脉冲；其中，列地址选通脉冲延迟电路用于接收第一命令，并根据第一控制脉冲对第一命令进行延迟得到第二命令，延迟的时钟周期数和第一控制脉冲对应的十进制数的差值为同一数值，且第二命令相对于第一命令延迟的时钟周期数等于列地址选通脉冲对应的预设时钟周期数。本发明专利技术的随机存储器结构较为简单。

Double Rate Synchronized Dynamic Random Access Memory

The embodiment of the present invention provides a double-rate synchronous dynamic random access memory, including a first control pulse generation circuit, which generates a first control pulse according to the received column address gated pulse, so as to conform to the preset logic function between the first control pulse and the column address gated pulse, in which a column address gated pulse corresponds to a preset number of clock cycles, and a column location. Address gated pulse delay circuit, column address gated pulse delay circuit and the first control pulse generation circuit are connected to receive the first control pulse; where the column address gated pulse delay circuit is used to receive the first command, and according to the first control pulse, the first command is delayed to obtain the second command, the difference between the number of clock cycles delayed and the decimal number corresponding to the first control pulse. The value is the same, and the number of clock cycles delayed by the second command relative to the first command is equal to the number of preset clock cycles corresponding to the column address strobe pulse. The random memory structure of the invention is relatively simple.

【技术实现步骤摘要】
双倍速率同步动态随机存储器
本专利技术涉及动态随机存储器，具体涉及一种双倍速率同步动态随机存储器。
技术介绍
列地址选通脉冲(columnaddressstrobe，简称CAS)控制着从收到命令到执行命令的间隔时间，即延迟时间。列地址选通脉冲延迟时间，是列地址选通脉冲控制着从收到命令到执行命令的延迟时间的长度，也是在一定频率下衡量支持不同规范的内存的重要标志之一。双倍速率同步动态随机存储器通常利用寄存器设置的列地址选通脉冲直接控制列地址选通脉冲延迟电路。由于寄存器读取的二进制的各个列地址选通脉冲所代表的二进制数连续变化的时候，十进制的列地址选通脉冲延迟时间的时钟周期数是不连续变化的。这样，列地址选通脉冲延迟电路的设计要考虑不连续控制，因而列地址选通脉冲延迟电路的设计变得复杂，导致列地址选通脉冲延迟电路的结构复杂以及面积较大，进而导致存储器的结构复杂，面积较大以及功耗较大。
技术实现思路
本专利技术提供一种双倍速率同步动态随机存储器存储器，以至少解决现有技术中的以上技术问题。为达到上述目的，本专利技术提供一种双倍速率同步动态随机存储器，包括：第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使所述第一控制脉冲与所述列地址选通脉冲之间符合预设逻辑函数，其中，一个所述列地址选通脉冲对应一个预设时钟周期数；以及列地址选通脉冲延迟电路，所述列地址选通脉冲延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲；其中，所述列地址选通脉冲延迟电路用于接收第一命令，并根据所述第一控制脉冲对所述第一命令进行延迟得到第二命令，所述第二命令相对于所述第一命令延迟的时钟周期数和所述第一控制脉冲对应的十进制数的差值为同一数值，且所述第二命令相对于所述第一命令延迟的时钟周期数等于所述列地址选通脉冲对应的所述预设时钟周期数。作为一种可选的方式，所述列地址选通脉冲延迟电路包括：第一延迟电路，用于接收所述第一命令，并将所述第一命令进行延迟且延迟的时钟周期数为预设固定数量；以及第二延迟电路，与所述第一延迟电路连接，所述第二延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲，以根据所述第一控制脉冲对被所述第一延迟电路延迟后的第一命令进行延迟得到所述第二命令，且所述第二延迟电路延迟的时钟周期数为所述第一控制脉冲对应的十进制数。作为一种可选的方式，所述第一控制脉冲对应的十进制数最小值是20，21，……，2K-1之中小于等于所述预设时钟周期数最小值的任一个；所述预设固定数量是所述预设时钟周期数最小值与所述第一控制脉冲对应的十进制数最小值之间的差值；其中，所述第一控制脉冲对应的十进制数是所述第一控制脉冲所表示的二进制数对应的十进制数，K是所述存储器的列地址线的条数，且K是大于1的正整数。作为一种可选的方式，当所述存储器的列地址线的条数为5条，且所述预设时钟周期数最小值为9时，所述第一控制脉冲对应的十进制数最小值是1，2，4，8中的任一值，所述预设固定数量是9与所述第一控制脉冲对应的十进制数最小值之间的差值。本专利技术采用上述技术方案，具有如下优点：本实施例的双倍速率同步动态随机存储器包括第一控制脉冲产生电路和列地址选通脉冲延迟电路。所述列地址选通脉冲延迟电路用于根据所述第一控制脉冲对所述第一命令进行延迟得到第二命令，第二命令相对于第一命令延迟的时钟周期数和所述第一控制脉冲对应的十进制数的差值为同一数值，且所述第二命令相对于所述第一命令延迟的时钟周期数等于所述列地址选通脉冲对应的预设时钟周期数。这样，第一控制脉冲是连续变化的，所述列地址选通脉冲延迟电路对第一命令的延迟也是连续变化的。对列地址选通脉冲延迟电路的控制逻辑较为简单，进而实现列地址选通脉冲延迟电路的结构也较为简单，面积较小，同时功耗也较小；进而双倍速率同步动态随机存储器的结构较为简单，面积较小，双倍速率同步动态随机存储器的效率和稳定性也较高。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为本专利技术实施例的双倍速率同步动态随机存储器示意图；图2为图1所示的双倍速率同步动态随机存储器的局部示意图；图3为图1所示的双倍速率同步动态随机存储器的列地址选通脉冲延迟电路的示意图；图4为图1所示的双倍速率同步动态随机存储器的附加延迟电路的示意图；图5为图1所示的双倍速率同步动态随机存储器的第一控制脉冲产生电路的电路示意图；图6为图1所示的双倍速率同步动态随机存储器的第二控制脉冲产生电路的电路示意图。附图标记：100寄存器电路，200第一控制脉冲产生电路，300列地址选通脉冲延迟电路，310第一延迟电路，311第一延迟电路的命令输入端，312第一延迟电路的命令输出端，320第二延迟电路，400第二控制脉冲产生电路，500附加延迟电路，510第三延迟电路，511第三延迟电路的命令输入端，512第三延迟电路的命令输出端，520第四延迟电路，610触发器，620复用器，621复用器的第一输入端，622复用器的第二输入端，623复用器的第三输入端,624复用器的输出端。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本专利技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。实施例一如图1所示，本实施例提供一种双倍速率同步动态随机存储器，包括寄存器电路100，第一控制脉冲产生电路200和列地址选通脉冲延迟电路300。寄存器电路100用于提供列地址选通脉冲。第一控制脉冲产生电路200与寄存器电路100连接以接收列地址选通脉冲，并用于根据列地址选通脉冲产生第一控制脉冲，以使第一控制脉冲与列地址选通脉冲之间符合预设逻辑函数；其中，一个列地址选通脉冲对应一个预设时钟周期数，每个列地址选通脉冲对应的十进制数与该列地址选通脉冲对应的预设时钟周期数之间存在差值，且多个差值至少是两个不同的数值，列地址选通脉冲对应的十进制数是列地址选通脉冲所表示的二进制数对应的十进制数。列地址选通脉冲延迟电路300，列地址选通脉冲延迟电路300与第一控制脉冲产生电路200连接以接收第一控制脉冲；其中，列地址选通脉冲延迟电路300用于接收第一命令，并根据第一控制脉冲对第一命令进行延迟得到第二命令，第二命令相对于第一命令延迟的时钟周期数和第一控制脉冲对应的十进制数的差值为同一数值，且第二命令相对于第一命令延迟的时钟周期数等于列地址选通脉冲对应的预设时钟周期数。在传统技术中，为了实现多个列地址选通脉冲对应的预设时钟周期数，是采用列地址选通脉冲直接去控制列地址选通脉冲延迟电路的。列地址选通脉冲延迟电路在受到列地址选通脉冲的控制下，进行延迟且延迟的时钟周期为预设时钟周期数。由于多个列地址选通脉冲连续变化的时候，十进制的预设时钟周期数是不连续变化的。这样，列地址选通脉冲延迟本文档来自技高网...

【技术保护点】
1.一种双倍速率同步动态随机存储器，其特征在于，包括：第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使所述第一控制脉冲与所述列地址选通脉冲之间符合预设逻辑函数，其中，一个所述列地址选通脉冲对应一个预设时钟周期数；以及列地址选通脉冲延迟电路，所述列地址选通脉冲延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲；其中，所述列地址选通脉冲延迟电路用于接收第一命令，并根据所述第一控制脉冲对所述第一命令进行延迟得到第二命令，所述第二命令相对于所述第一命令延迟的时钟周期数和所述第一控制脉冲对应的十进制数的差值不变，且所述第二命令相对于所述第一命令延迟的时钟周期数等于所述列地址选通脉冲对应的所述预设时钟周期数。

【技术特征摘要】
1.一种双倍速率同步动态随机存储器，其特征在于，包括：第一控制脉冲产生电路，用于根据接收到的列地址选通脉冲产生第一控制脉冲，以使所述第一控制脉冲与所述列地址选通脉冲之间符合预设逻辑函数，其中，一个所述列地址选通脉冲对应一个预设时钟周期数；以及列地址选通脉冲延迟电路，所述列地址选通脉冲延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲；其中，所述列地址选通脉冲延迟电路用于接收第一命令，并根据所述第一控制脉冲对所述第一命令进行延迟得到第二命令，所述第二命令相对于所述第一命令延迟的时钟周期数和所述第一控制脉冲对应的十进制数的差值不变，且所述第二命令相对于所述第一命令延迟的时钟周期数等于所述列地址选通脉冲对应的所述预设时钟周期数。2.根据权利要求1所述的存储器，其特征在于，所述列地址选通脉冲延迟电路包括：第一延迟电路，用于接收所述第一命令，并将所述第一命令进行延迟且延迟的时钟周期数为预设固定数量；以及第二延迟电路，与所述第一延迟电路连接，所述第二延迟电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲，以根据所述第一控制脉冲对被所述第一延迟电路延迟后的第一命令进行延迟得到所述第二命令，且所述第二延迟电路延迟的时钟周期数为所述第一控制脉冲对应的十进制数。3.根据权利要求2所述的存储器，其特征在于，所述第一控制脉冲对应的十进制数最小值是20，21，……，2K-1之中小于等于所述预设时钟周期数最小值的任一个；所述预设固定数量是所述预设时钟周期数最小值与所述第一控制脉冲对应的十进制数最小值之间的差值；其中，所述第一控制脉冲对应的十进制数是所述第一控制脉冲所表示的二进制数对应的十进制数，K是所述存储器的列地址线的条数，且K是大于1的正整数。4.根据权利要求3所述的存储器，其特征在于，当所述存储器的列地址线的条数为5条，且所述预设时钟周期数最小值为9时，所述第一控制脉冲对应的十进制数最小值是1，2，4，8中的任一值，所述预设固定数量是9与所述第一控制脉冲对应的十进制数最小值之间的差值。5.根据权利要求2所述的存储器，其特征在于，还包括：第二控制脉冲产生电路，所述第二控制脉冲产生电路与所述第一控制脉冲产生电路连接以接收所述第一控制脉冲，其中，所述第二控制脉冲产生电路用于根据所述第一控制脉冲产生第二控制脉冲，且每个所述第二控制脉冲所表示的二进制数比与之对应的所述第一控制脉冲所表示的二进制数小1’b1或2’b10，其中，1’b1和2’b10均为二进制数；附加延迟电路，包括第三延迟电路和与之连接的第四延迟电路，所述第三延迟电路与所述第二延迟电路连接以接收所述第二命令，所述第四延迟电路与所述第二控制脉冲产生电路连接以接收...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽,34