存储器装置以及提供数据选通信号的方法制造方法及图纸

本发明专利技术提供一种存储器装置以及提供数据选通信号的方法，所述存储器装置包含：延迟锁定回路(DLL)电路，其接收外部时脉，并且以DLL延迟时间来延迟外部时脉以提供DLL时脉；输出驱动器，其将DLL时脉输出为数据选通信号；以及DLL偏移控制电路，其经配置以接收多个功能状态命令中的至少一个，并且基于功能状态命令中的至少一个调整DLL延迟时间。根据功能状态命令中的至少一个选择性地对DLL电路以及输出驱动器中的每一个供电。

【技术实现步骤摘要】
存储器装置以及提供数据选通信号的方法
本专利技术涉存储器装置及延迟锁定回路(delaylockedloop，DLL)电路提供数据选通信号的方法。
技术介绍
在包含存储器装置的电脑系统中，信号的计时和存储器外部的装置的操作是受系统时脉的控制的，而信号的计时和在存储器装置内部的装置的操作是受内部时脉的控制的。为了确保在存储器装置与外部装置之间传输的信号的完整性，需要内部时脉与系统时脉同步。通常，存储器装置包含基于系统时脉提供内部时脉的延迟锁定回路(DLL)电路。
技术实现思路
根据本专利技术的一个实施例，提供了一种存储器装置。存储器装置包含：延迟锁定回路(DLL)电路，其接收外部时脉，并且以DLL延迟时间来延迟外部时脉以提供DLL时脉；输出驱动器，其将DLL时脉作为数据选通信号输出；以及DLL偏移控制电路，其经配置以接收多个功能状态命令中的至少一个，并且基于功能状态命令中的至少一个调整DLL延迟时间。根据功能状态命令中的至少一个选择性地对DLL电路和输出驱动器中的每一个供电。根据本专利技术的一个实施例，提供了一种通过延迟锁定回路(DLL)电路提供数据选通信号的方法。方法包含：通过DLL电路接收外部时脉；通过DLL电路以DLL延迟时间来延迟外部时脉以提供DLL时脉；通过输出驱动器将DLL时脉作为数据选通信号输出；接收多个功能状态命令中的至少一个；基于多个功能状态命令调整DLL延迟时间以提供调整的DLL延迟时间；以及以经调整的DLL延迟时间来延迟外部时脉。根据功能状态命令中的至少一个选择性地对DLL电路和输出驱动器中的每一个供电。基于上述，本专利技术的存储器装置以及提供数据选通信号的方法可藉由将DLL偏移控制电路包含于DLL和功率域电路中以在预先确定的周期期间在接收涉及功率域控制的一个或多个功能状态命令之后调整DLL延迟时间。因此，本专利技术的存储器装置以及提供数据选通信号的方法可有效减少由数据选通信号抖动引起的影响。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是本专利技术一实施例的存储器系统的方块图。图2是本专利技术一实施例的在存储器装置中的DLL和功率域电路的方块图。图3是本专利技术的图2的DLL和功率域电路的操作期间各种信号的时序图。图4是本专利技术一实施例的DLL偏移控制电路的方块图。图5是本专利技术一实施例的在存储器装置中的DLL和功率域电路的方块图。图6是本专利技术的图5的DLL和功率域电路的操作期间的各种信号的时序图。图7是本专利技术一实施例的DLL电路和DLL偏移控制电路的方块图。图8是本专利技术一实施例的DLL电路和DLL偏移控制电路的方块图。图9是本专利技术一实施例的在存储器装置中的DLL和功率域电路的方块图。图10是本专利技术一实施例的DLL偏移控制电路和反馈电路的方块图。附图标记说明10：存储器系统100：存储器控制器110：存储器装置120、200、500、900：DLL和功率域电路130：I/O控制器140：存储器阵列210、510、910：时脉接收器和时脉树220、520、700、800、920：DLL电路230、530、930：DLL时脉树240、540、940：输出驱动器222、522、710、810、922：DLL延迟电路224、524、720、820、924：相位检测器226、526、730、830、926：DLL控制电路228、528、740、840、928：DLL复制电路271、571：第一功率域272、572：第二功率域273、573：第三功率域274、574：第四功率域281、581：第一内部电压产生器282、582：第二内部电压产生器283、583：第三内部电压产生器284、584：第四内部电压产生器291、591、991：第一功率总线292、592、992：第二功率总线293、593、993：第三功率总线294、594、994：第四功率总线400、550、750、850、950：DLL偏移控制电路410：DLL偏移脉冲产生器420：DLL偏移码产生器532：反馈线路712、812：DLL延迟线路714、814：DLL延迟线路微调电路732：上下计数电路734、834：DLL线路码产生器1021、1022、1023、1024：开关CMD/ADDR：命令/地址CLK：时脉DLLCLK_feedback：反馈DLL时脉DQ：数据DQS：数据选通信号DLLCLK：DLL时脉DLLCLK_delay：延迟的DLL时脉DLLCLK_replica：复写的DLL时脉t_clkfeedback：反馈延迟时间t_dlldelay：DLL延迟时间t_dllclk：DLL时脉树延迟时间t_noise：功率噪音延迟时间t_dlltrim：DLL微调延迟时间t_dllline：DLL线路延迟时间t_unit：单位延迟时间VINT_CONTROL、VINT_DLL、VINT_DLLCLK、VINT_DATAPATH：电压VDD：电源VINT_DLLCLK_Gen、VINT_DATAPATH_Gen：控制信号t1、t2、t3、t4、t5、t6、t7、t8、t9、t10：时间具体实施方式现将详细参考本专利技术的实施例，在附图中说明所述实施例的实例。只要可能，将在整个附图中使用相同的参考标号来指代相同或相似零件。图1是本专利技术一实施例的存储器系统的方块图。存储器系统10包含存储器控制器100和存储器装置110。存储器装置110包含延迟锁定回路(DLL)和功率域电路120、输入/输出(input/output，I/O)控制器130和存储器阵列140。存储器控制器100将命令CMD、地址ADDR和系统时脉CLK提供到存储器装置110。命令CMD可以是读取命令、程序命令或抹除命令。当命令CMD是程序命令时，存储器控制器100还提供待程序设计到存储器装置110的数据DQ。当命令CMD是读取命令时，存储器控制器100还接收从存储器装置110中读取的数据DQ。DLL和功率域电路120从存储器控制器100中接收系统时脉CLK并且产生数据选通信号DQS。数据选通信号DQS与系统时脉CLK同步。也就是说，数据选通信号DQS具有与系统时脉CLK相同的相位。DLL和功率域电路120将数据选通信号DQS提供到I/O控制器130，该I/O控制器130继而将数据选通信号DQS输出到存储器控制器100。I/O控制器130根据命令CMD和地址ADDR访问存储器阵列140。当命令CMD是程序命令时，I/O控制器130根据数据选通信号DQS锁存从存储器控制器100接收的数据DQ，并且将所锁存的数据程序设计到存储器阵列140中。当命令CMD是读取命令时，I/O控制器130根据数据选通信号DQS锁存从存储器阵列140中所读取的数据，并且根据数据选通信号DQS将所读取的数据输出到存储器控制器100。图2是本专利技术一实施例的在存储器装置中的DLL和功率域电路的方块图。DLL和功率域电路200是图1中示出的DLL和功率域电路120的实例。如图2中所示，DLL和功率域电路200包含串联连接的时脉接收器和时脉树210、DLL电路220、DLL时脉树230和输出驱动器240。DLL电路220包含DLL延迟电路222、相位检测器224、DLL控制电路22本文档来自技高网...

【技术保护点】
1.一种存储器装置，其特征在于，包括：延迟锁定回路电路，其接收外部时脉，并且以DLL延迟时间来延迟所述外部时脉以提供DLL时脉；输出驱动器，其输出所述DLL时脉作为内部时脉；以及DLL偏移控制电路，其经配置以接收多个功能状态命令中的至少一个，并且基于所述多个功能状态命令中的至少一个调整所述DLL延迟时间，其中依据所述多个功能状态命令中的至少一个选择性地对所述DLL电路以及所述输出驱动器中的每一个供电。

【技术特征摘要】
2017.06.07 US 15/616,4351.一种存储器装置，其特征在于，包括：延迟锁定回路电路，其接收外部时脉，并且以DLL延迟时间来延迟所述外部时脉以提供DLL时脉；输出驱动器，其输出所述DLL时脉作为内部时脉；以及DLL偏移控制电路，其经配置以接收多个功能状态命令中的至少一个，并且基于所述多个功能状态命令中的至少一个调整所述DLL延迟时间，其中依据所述多个功能状态命令中的至少一个选择性地对所述DLL电路以及所述输出驱动器中的每一个供电。2.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路包括：DLL偏移脉冲产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移脉冲，其中所述DLL偏移脉冲产生器经配置以接收DLL偏移微调脉冲，并且基于所述DLL偏移微调脉冲调整所述DLL偏移脉冲；以及DLL偏移码产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移码，其中所述DLL偏移码产生器经配置以接收DLL偏移微调码，并且基于所述DLL偏移微调码调整所述DLL偏移码。3.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路包括：DLL偏移码产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移码，其中所述DLL电路包括：DLL延迟电路，其包括：DLL延迟线路，其经配置以基于DLL线路码以所述DLL延迟时间来延迟所述外部时脉；DLL延迟线路微调电路，其经配置以基于DLL线路微调码以DLL微调时间来延迟所述外部时脉；以及DLL控制电路，其包括DLL线路码产生器，所述DLL线路码产生器经配置以基于所述外部时脉与所述DLL时脉之间的差异产生所述DLL线路码，其中所述DLL控制电路还包括耦接到所述DLL偏移控制电路的上下计数电路，所述上下计数电路经配置以进行以下操作：从所述DLL偏移控制电路中接收所述DLL偏移码；以及基于所述DLL偏移码调整所述DLL线路码。4.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路包括：DLL偏移码产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移码，其中所述DLL电路包括：DLL延迟电路，其包括：DLL延迟线路，其经配置以基于DLL线路码以所述DLL延迟时间来延迟所述外部时脉；DLL延迟线路微调电路，其经配置以基于DLL线路微调码以DLL微调时间来延迟所述外部时脉；以及DLL控制电路，其包括DLL线路码产生器，所述DLL线路码产生器经配置以基于所述外部时脉与所述DLL时脉之间的差异产生所述DLL线路码，其中所述DLL延迟线路微调电路耦接到所述DLL偏移控制电路，并...

【专利技术属性】
技术研发人员：崔明灿，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾,71