一种可降低干扰的二级电源产生电路制造技术

本发明专利技术提供一种可降低干扰的二级电源产生电路，电容器C0的上极板连接VPOS电源电压的输出节点以及第四PMOS管的源极，该电容器C0的下极板连接电阻R0一端以及第四NMOS管的栅极；该电阻R0的另一端连接第四NMOS管的漏极、第四PMOS管的漏极及其栅极；第四NMOS管的源极极接地；二级电源VDDI产生电路的输出端与电容器C0的上极板以及第四PMOS管的源极的连接。在进行第二阶段放电时，VDDI被抬高，N4管栅端电压NG被VDDI通过C0耦合，更好的将N4管导通，在VDDI与GND之间形成通路，可将VDDI电位快速拉低，减弱击穿问题。

A Two-stage Power Generation Circuit for Reducing Interference

The invention provides a secondary power generation circuit capable of reducing interference. The upper plate of capacitor C0 connects the output node of VPOS power supply voltage and the source of the fourth PMOS transistor. The lower plate of capacitor C0 connects one end of resistance R0 and the gate of the fourth NMOS transistor; the other end of resistance R0 connects the drain of the fourth NMOS transistor, the drain of the fourth PMOS transistor and the gate of the fourth NMOS transistor; and the source of the fourth NMOS transistor. Pole grounding; the output terminal of VDDI generation circuit of secondary power supply is connected with the upper plate of capacitor C0 and the source of the fourth PMOS transistor. In the second stage of discharge, VDDI is raised, and the gate voltage NG of N4 tube is coupled by VDDI through C0, which can better turn on N4 tube and form a path between VDDI and GND, which can rapidly reduce the potential of VDDI and weaken the breakdown problem.

【技术实现步骤摘要】
一种可降低干扰的二级电源产生电路
本专利技术涉及一种电源电路，特别是涉及一种可降低干扰的二级电源产生电路。
技术介绍
如图1所示，左半部分为VPOS高压放电电路，右半部分为二级电源VDDI产生电路。高压阶段，DISENPOS置低，DISENPOSB置高，DISENPOSB电压为VDDI。由于P0(PMOS管)栅极电压置低时，导通高电压(栅电压小于源、漏任何一极电压加阈值电压时导通高电压)，因此高压阶段时，P0管将VPOS电源电压的高压导通至NN2节点，NN2节点将VPOS电源电压的高压传至P1管的栅极，P1管关断。放电第一阶段时，DISENPOS置高，电位为VDDI，DISENPOSB置低，待VPOS电源电压放电到VDDI+P0管的VT(阈值电压)时，进入第二放电阶段，这时P0管关断，NN2被拉到低电位，P1管打开，由于DISENPOSB置低，P2管的栅电压低于其源极电压，P2管导通，将VPOS放电到VDDI电位。此电路缺陷在于，第二放电阶段时，VPOS与VDDI导通，VPOS会将VDDI电位拉高，某些情况会拉高到3V以上，与电路中负高压VNEG存在超过击穿电压的风险。因此，需要提出一种可降低干扰的二级电源产生电路来解决上述问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种可降低干扰的二级电源产生电路，用于解决现有技术中在VPOS高压第二放电阶段时，VPOS与VDDI导通，VPOS会将VDDI电位拉高，与电路中负高压VNEG存在超过击穿电压风险的问题。为实现上述目的及其他相关目的，本专利技术提供一种可降低干扰的二级电源产生电路，所述电路至少包括：含有VPOS电源电压的高压放电电路、二级电源VDDI产生电路、电容器C0、电阻R0、第四NMOS管、第四PMOS管；所述电容器C0的上极板连接所述VPOS电源电压的输出节点以及所述第四PMOS管的源极，该电容器C0的下极板连接电阻R0一端以及第四NMOS管的栅极；该电阻R0的另一端连接所述第四NMOS管的漏极、所述第四PMOS管的漏极及其栅极；所述第四NMOS管的源极极接地；所述二级电源VDDI产生电路的输出端与所述电容器C0的上极板以及所述第四PMOS管的源极的连接。优选地，所述高压放电电路还包括有三个PMOS管：P0管、P1管和P2管；三个NMOS管：N0管、N1管和N2管；所述P0管的源极接所述VPOS电源电压的一端，其漏极与所述P1管的栅极、N0管的漏极连接；所述N0管的源极与所述N1管的漏极连接，所述N1管的源极与所述N2管的漏极连接；所述N2管的源极接地；所述P0管的栅极与所述N1管的栅极连接；所述P1管的源极与所述VPOS电源电压的另一端连接，所述P1管的漏极与所述P2管的源极连接，所述P2管的漏极与所述VPOS电源电压的放电节点以及所述电容器C0的上极板连接。优选地，高压阶段，所述P0管的栅极与所述N1管的栅极共同接低电位；所述P2管的栅极接高电位。优选地，高压阶段，所述P2管的栅极电位与所述二级电源VDDI产生电路的输出端电位相同。优选地，所述P0管栅极与所述N1管栅极接高电位，该高电位与所述二级电源VDDI产生电路的输出端电位相同；P2管的栅极接低电位。优选地，所述VPOS电源电压的输出节点的电位比所述二级电源VDDI产生电路的输出端电位高3V以上。优选地，所述二级电源VDDI产生电路包括有两个NMOS管：NN0管、N3管以及一个POS管：P3管；所述NN0管的源极与一电容器C1的上极板共同连接于所述VPOS电源电压的输出节点；所述NN0管的漏极和栅极连接内部电源的一端，该内部电源的另一端连接P3管的源极，所述P3管的栅极和漏极与所述N3管的栅极和漏极连接；所述N3管的源极与所述电容器C1的下极板共同连接于第四NMOS管的源极。优选地，所述第二NMOS管的栅极接偏置电压NBIAS。如上所述，本专利技术的可降低干扰的二级电源产生电路，具有以下有益效果：在进行第二阶段放电时，VDDI被抬高，N4管栅端电压NG被VDDI通过C0耦合，更好的将N4管导通，在VDDI与GND之间形成通路，可将VDDI电位快速拉低，减弱击穿问题。附图说明图1显示为现有技术中的二级电源产生电路示意图；图2显示为本专利技术的可降低干扰的二级电源产生电路示意图；图3显示为现有技术中二级电源产生电路放电阶段VDDI电压曲线示意图；图4显示为本专利技术的二级电源产生电路放电阶段VDDI电压曲线示意图。具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图2至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。如图2所示，图2显示为本专利技术的可降低干扰的二级电源产生电路示意图。所述电路至少包括：含有VPOS电源电压的高压放电电路、二级电源VDDI产生电路、电容器C0、电阻R0、第四NMOS管、第四PMOS管；如图2所示，左半部分为高压放电电路，右半部分为二级电源VDDI产生电路；其中所述高压放电电路与所述二级电源VDDI产生电路通过由电容器C0、电阻R0、第四PMOS管以及第四NMOS管组成的电路相互连接。本实施例中，所述电容器C0的上极板连接所述VPOS电源电压的输出节点K以及所述第四PMOS管的源极，该电容器C0的下极板连接电阻R0一端以及第四NMOS管的栅极；该电阻R0的另一端连接所述第四NMOS管的漏极、所述第四PMOS管的漏极及其栅极；所述第四NMOS管的源极极接地；所述二级电源VDDI产生电路的输出端与所述电容器C0的上极板以及所述第四PMOS管的源极的连接。也就是说，所述电容器C0的上极板连接输出节点K，其电位为所述VPOS电源电压放电输出时的电位；所述电容器C0的下极板为所述第四NMOS管的栅极电压，同时也是所述电阻R0一端的电位NG。所述电阻R0的另一端与所述第四PMOS管的栅极同电位，同时也与所述第四PMOS管的漏极以及与所述第四NMOS管的漏极同电位。在输出节点K的电位VDDI被通过VPOS电源电压输出的电压抬高时，所述第四NMOS管栅极电压NG被电位VDDI通过电容C0耦合，从而更好地将第四NMOS管导通，在所述输出节点K与地(GND)之间形成通路，可以将VDDI电位迅速拉低，减弱击穿的风险。进一步地，本实施例中所述高压放电电路还包括有三个PMOS管：P0管、P1管和P2管；三个NMOS管：N0管、N1管和N2管；所述P0管的源极接所述VPOS电源电压的一端，其漏极与所述P1管的栅极、N0管的漏极连接；所述N0管的源极与所述N1管的漏极连接，所述N1管的源极与所述N2管的漏极连接；所述N2管的源极接地；所述P0管的栅极与所述N1管的栅极连接；所述P1管的源极与所述VPOS电源电压的另一端连接，所述P1管的漏极与所述P2管的源极连接，所本文档来自技高网...

【技术保护点】
1.一种可降低干扰的二级电源产生电路，其特征在于，所述电路至少包括：含有VPOS电源电压的高压放电电路、二级电源VDDI产生电路、电容器C0、电阻R0、第四NMOS管、第四PMOS管；所述电容器C0的上极板连接所述VPOS电源电压的输出节点以及所述第四PMOS管的源极，该电容器C0的下极板连接电阻R0一端以及第四NMOS管的栅极；该电阻R0的另一端连接所述第四NMOS管的漏极、所述第四PMOS管的漏极及其栅极；所述第四NMOS管的源极极接地；所述二级电源VDDI产生电路的输出端与所述电容器C0的上极板以及所述第四PMOS管的源极的连接。

【技术特征摘要】
1.一种可降低干扰的二级电源产生电路，其特征在于，所述电路至少包括：含有VPOS电源电压的高压放电电路、二级电源VDDI产生电路、电容器C0、电阻R0、第四NMOS管、第四PMOS管；所述电容器C0的上极板连接所述VPOS电源电压的输出节点以及所述第四PMOS管的源极，该电容器C0的下极板连接电阻R0一端以及第四NMOS管的栅极；该电阻R0的另一端连接所述第四NMOS管的漏极、所述第四PMOS管的漏极及其栅极；所述第四NMOS管的源极极接地；所述二级电源VDDI产生电路的输出端与所述电容器C0的上极板以及所述第四PMOS管的源极的连接。2.根据权利要求1所述的可降低干扰的二级电源产生电路，其特征在于：所述高压放电电路还包括有三个PMOS管：P0管、P1管和P2管；三个NMOS管：N0管、N1管和N2管；所述P0管的源极接所述VPOS电源电压的一端，其漏极与所述P1管的栅极、N0管的漏极连接；所述N0管的源极与所述N1管的漏极连接，所述N1管的源极与所述N2管的漏极连接；所述N2管的源极接地；所述P0管的栅极与所述N1管的栅极连接；所述P1管的源极与所述VPOS电源电压的另一端连接，所述P1管的漏极与所述P2管的源极连接，所述P2管的漏极与所述VPOS电源电压的放电节点以及所述电容器C0的上极板连接。3.根据权利要求2所述的可降低干扰的...

【专利技术属性】
技术研发人员：赵艳丽，邵博闻，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31