具有垂直沟道的半导体装置制造方法及图纸

提供了一种半导体装置。所述半导体装置包括基底和从基底突出的多个半导体鳍。源区/漏区设置在半导体鳍中的相应的半导体鳍的顶部处，均具有比半导体鳍中的单独的半导体鳍的宽度大的宽度。栅电极设置在半导体鳍的侧表面上并且位于源区/漏区下。绝缘层接触半导体鳍的侧表面并且覆盖栅电极的上表面。

Semiconductor Devices with Vertical Channels

A semiconductor device is provided. The semiconductor device comprises a base and a plurality of semiconductor fins projecting from the base. The source/drain region is located at the top of the corresponding semiconductor fin in the semiconductor fin and has a wider width than the individual semiconductor fin in the semiconductor fin. The gate electrode is located on the side surface of the semiconductor fin and under the source/drain region. The insulating layer contacts the side surface of the semiconductor fin and covers the upper surface of the gate electrode.

【技术实现步骤摘要】
具有垂直沟道的半导体装置本申请要求于2017年11月21日在韩国知识产权局提交的第10-2017-0155546号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
本专利技术构思涉及半导体装置，更具体地，涉及具有垂直沟道的半导体装置。
技术介绍
多栅极场效应晶体管(FET)具有具备能够抑制短沟道效应的鳍形状或纳米线形状的有源图案，并且已经被提出作为用于增大半导体装置的密度的缩放技术。已经提出了具有垂直设置在基底上的沟道区的晶体管结构以及具有水平设置在基底上的沟道区的晶体管结构。
技术实现思路
本专利技术构思的一些实施例可提供一种具有具备改善的电阻特性的垂直沟道的半导体装置。本专利技术构思的一些实施例可提供制造半导体装置的方法，在所述方法中，可在外延生长用于源区/漏区的半导体层的工艺中减少或防止外延工艺设备的因栅电极材料的污染。根据本专利技术构思的一些实施例，半导体装置包括基底和从基底突出的多个半导体鳍。源区/漏区设置在半导体鳍中的相应的半导体鳍的顶部处，均具有比半导体鳍中的单独的半导体鳍的宽度大的宽度。栅电极设置在半导体鳍的侧表面上并且位于源区/漏区下。绝缘层接触半导体鳍的侧表面并且覆盖栅电极的上表面。根据另外的实施例，半导体装置包括基底和从基底突出的半导体鳍。半导体层设置在半导体鳍的顶部上。栅电极设置在半导体鳍的侧表面上。间隔件与半导体鳍的侧表面接触并且位于半导体层与栅电极的上表面之间。根据还另外的实施例，半导体装置包括具有第一区和第二区的基底、从基底的第一区突出的第一半导体鳍以及从基底的第二区突出的第二半导体鳍。相应的第一半导体层设置在第一半导体鳍的顶部处，均具有比第一半导体鳍中的单独的第一半导体鳍的宽度大的宽度。相应的第二半导体层设置在第二半导体鳍上，均具有比第二半导体鳍中的单独的第二半导体鳍的宽度大的宽度。第一栅电极设置在第一半导体鳍的侧表面上并且位于第一半导体层下。第二栅电极设置在第二半导体鳍的侧表面上并且位于第二半导体层下。第一间隔件接触第一半导体鳍的侧表面并且覆盖第一栅电极的上表面。第二间隔件接触第二半导体鳍的侧表面并且覆盖第二栅电极的上表面。第一栅电极的垂直长度小于第二栅电极的垂直长度，第一间隔件中的每个的厚度与第二间隔件中的每个的厚度相同。附图说明通过下面结合附图的详细描述，本公开的上述和其它方面、特征和优点将被更加清楚地理解，在附图中：图1是根据本专利技术构思的一些示例实施例的半导体装置的布局图；图2是半导体装置的沿图1的线I-I'截取的剖视图；图3是半导体装置的沿图1的线II-II'截取的剖视图；图4是图2的区域A的放大剖视图；图5和图6是示出本专利技术构思的示例实施例的剖视图；图7至图15是示出根据本专利技术构思的一些示例实施例的用于制造半导体装置的操作的剖视图；图16是根据本专利技术构思的一些示例实施例的半导体装置的布局图；图17是半导体装置的沿图16的线III-III'截取的剖视图；以及图18是半导体装置的沿图16的线IV-IV'截取的剖视图。具体实施方式以下，将参照附图来描述示例实施例。图1是根据一些示例实施例的半导体装置10的布局图。图2是半导体装置10的沿图1的线I-I'截取的剖视图，图3是半导体装置10的沿图1的线II-II'截取的剖视图。参照图1至图3，半导体装置10可包括垂直场效应晶体管。垂直场效应晶体管可以是垂直栅极全包围(GAA)场效应晶体管(verticalgateallaroundfieldeffecttransistor)。基底101可包括半导体材料，诸如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。基底101可以是绝缘体上硅(SOI)基底。半导体装置10可包括在与基底101的上表面垂直的方向上突出并且提供垂直沟道区的有源鳍110、分别设置在有源鳍110的底部处和顶部处的下源区/漏区SD1和上源区/漏区SD2。栅电极120设置在上源区/漏区SD2与下源区/漏区SD1之间并且设置在有源鳍110的侧表面上。栅电极120可围绕有源鳍110设置以侧向地环绕垂直沟道区。半导体装置10可包括设置在栅电极120与基底101之间的第一绝缘层162以及设置在栅电极120与上源区/漏区SD2之间的第二绝缘层164。第一绝缘层162可被称为下间隔件，第二绝缘层164可被称为上间隔件。有源鳍110可具有在一个方向上的宽度与另一个方向上的宽度不同的片状。有源鳍110可具有在Y方向上的宽度大于在X方向上的宽度的片状。有源鳍110可彼此分隔开。例如，有源鳍110的间距P1可以是40nm或更小，有源鳍110中的每个在X方向上的宽度可以是10nm或更小。在一些实施例中，有源鳍110可具有圆柱形或多棱柱形形状。虽然图1和图2示出三个有源鳍110，但是有源鳍110的数量不局限于图中所示的数量。在一些实施例中，垂直场效应晶体管可包括一个或两个有源鳍110。在一些实施例中，垂直场效应晶体管可包括四个或更多个有源鳍110。与有源鳍110相关的组件的数量也可根据有源鳍110的数量来改变。栅电极120可包括覆盖有源鳍110的侧面的垂直部以及从垂直部沿基底101的上表面水平延伸的水平部。栅电极120可包括多个导电层。栅电极120可包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN、W、Co、Cu、Al、Ti、Ta或它们的组合。栅极介电层115可设置在栅电极120与有源鳍110之间。栅极介电层115可包括界面介电层114和高介电常数层116(见图4)。高介电常数层116也可设置在栅电极120与基底101之间。栅极介电层115可接触第二绝缘层164的下表面。下源区/漏区SD1可包括有源鳍110的下区111和杂质区106。下区111可通过形成在基底101的上区中的杂质区106彼此连接。下源区/漏区SD1可掺杂有例如n型杂质或p型杂质。下区111和杂质区106可掺杂有例如n型杂质或p型杂质。上源区/漏区SD2可包括有源鳍110的上区112和半导体层145。半导体层145可通过选择性的生长工艺形成在有源鳍110上。半导体层145的宽度可大于有源鳍110中的每个的宽度。上源区/漏区SD2可掺杂有与下源区/漏区SD1的导电类型相同的导电类型的杂质。上区112和半导体层145可掺杂有与下区111和杂质区106的导电类型相同的导电类型的杂质。第二绝缘层164可接触有源鳍110的侧表面并且位于栅电极120的上表面上方，并且可覆盖栅电极120以防止栅电极120的暴露。具体地，第二绝缘层164可覆盖栅电极120的垂直部的上表面。第二绝缘层164的上表面可接触半导体层145的下表面。半导体装置10还可包括覆盖栅电极120的间隙填充绝缘层166。间隙填充绝缘层166可覆盖栅电极120的垂直部和水平部。间隙填充绝缘层166的上表面可与栅电极120的垂直部的上表面共面。第二绝缘层164的上表面可高于间隙填充绝缘层166的上表面。半导体装置10可包括穿透层间绝缘层168以接触上源区/漏区SD2的半导体层145的上接触插塞140。上接触插塞140的下表面可接触第二绝缘层164。半导体装置10可包括穿透层间绝缘层168、间隙填充绝缘层166和第一绝缘层162以接本文档来自技高网...

【技术保护点】
1.一种半导体装置，所述半导体装置包括：基底；多个半导体鳍，从所述基底突出；源区/漏区，设置在所述多个半导体鳍中的相应的半导体鳍的顶部处并且均具有比所述多个半导体鳍中的单独的半导体鳍的宽度大的宽度；栅电极，设置在所述多个半导体鳍的侧表面上并且在所述源区/漏区下；以及绝缘层，接触所述多个半导体鳍的所述侧表面并且覆盖所述栅电极的上表面。

【技术特征摘要】
2017.11.21 KR 10-2017-01555461.一种半导体装置，所述半导体装置包括：基底；多个半导体鳍，从所述基底突出；源区/漏区，设置在所述多个半导体鳍中的相应的半导体鳍的顶部处并且均具有比所述多个半导体鳍中的单独的半导体鳍的宽度大的宽度；栅电极，设置在所述多个半导体鳍的侧表面上并且在所述源区/漏区下；以及绝缘层，接触所述多个半导体鳍的所述侧表面并且覆盖所述栅电极的上表面。2.如权利要求1所述的半导体装置，其中，所述绝缘层从所述多个半导体鳍的所述侧表面水平地延伸成超过所述栅电极。3.如权利要求2所述的半导体装置，其中，所述绝缘层的侧表面是凸的。4.如权利要求1所述的半导体装置，其中，所述绝缘层的接触所述栅电极的下表面是凸的。5.如权利要求1所述的半导体装置，其中，所述源区/漏区包括位于所述半导体鳍的所述侧表面上的半导体层，其中，所述绝缘层的上表面与所述半导体层接触。6.如权利要求1所述的半导体装置，其中，所述栅电极包括位于所述多个半导体鳍的所述侧表面上的垂直部以及从所述垂直部沿所述基底的上表面水平地延伸的水平部。7.如权利要求6所述的半导体装置，所述半导体装置还包括覆盖所述栅电极的所述垂直部和所述水平部的间隙填充绝缘层，其中，所述绝缘层的上表面比所述间隙填充绝缘层的上表面高。8.如权利要求7所述的半导体装置，其中，所述间隙填充绝缘层的所述上表面与所述栅电极的所述垂直部的上表面共面。9.如权利要求1所述的半导体装置，所述半导体装置还包括连接到所述源区/漏区的接触插塞，其中，所述接触插塞的下表面与所述绝缘层接触。10.如权利要求9所述的半导体装置，其中，所述接触插塞的所述下表面比所述绝缘层的上表面低。11.如权利要求9所述的半导体装置，其中，所述接触插塞的所述下表面与所述绝缘层的所述上表面和所述绝缘层的侧表面接触。12.如权利要求1所述的半导体装置，所述半导体装置还包括设置在所述栅电极与所述多个半导体鳍之间的栅极介电层，其中，所述栅极介电层接触所述绝缘层的下表面。13.如权利要求1所述的半导体装置，其中，所述源区/漏区彼此接...

【专利技术属性】
技术研发人员：金信惠，吴暻锡，曹九荣，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR