In this paper, an example of synchronized parallel block computing technology for large area lithography simulation is presented to solve the block boundary problem. An example method for integrated circuit (IC) fabrication includes: receiving IC design layout; dividing the IC design layout into multiple blocks; performing a simulation imaging process for the multiple blocks; generating a modified IC design layout by combining the final synchronized image values from the multiple blocks; and providing the modified IC design layout for masking. Model. The implementation of the simulation imaging process includes performing a plurality of imaging steps for each of the plurality of blocks. Performing each of the plurality of imaging steps includes synchronizing image values from the plurality of blocks through data exchange between adjacent blocks.
【技术实现步骤摘要】
用于集成电路制作的方法
本专利技术的实施例涉及用于集成电路制作的方法，更具体来说，涉及一种用于大面积光刻仿真的同步化平行图块计算的方法。
技术介绍
半导体装置行业已经历快速发展。在半导体装置的演进过程中，在特征大小已减小的同时，功能性密度已普遍增大。这种按比例缩减工艺通过提高生产效率及降低相关联成本来提供效益。此种按比例缩减也增大了设计及制造这些装置的复杂性。举例来说，应用于半导体装置的设计及制造的一种技术是光学邻近效应校正(opticalproximitycorrection，OPC)。OPC包括施加使半导体装置的光掩模设计布局变更的特征，以补偿例如因光穿过光掩模上的次波长特征进行的衍射、透镜系统的带宽限制效应(bandlimitingeffect)以及在光刻期间对光致抗蚀剂进行的化学工艺而造成的畸变。因此，OPC使得衬底上的电路图案能够更接近地与集成电路(integratedcircuit，IC)设计者为半导体装置所设计的布局共形(conform)。随着工艺节点缩减，OPC工艺及所得图案变得更为复杂。还存在反向光刻技术(inverselithographyte...
【技术保护点】
1.一种用于集成电路制作的方法，其特征在于，所述方法包括：接收集成电路设计布局；将所述集成电路设计布局分割成多个图块；对所述多个图块执行仿真成像过程，其中实行所述仿真成像过程包括对所述多个图块中的每一者执行多个成像步骤，其中执行所述多个成像步骤中的每一者包括通过相邻图块之间的数据交换，对来自所述多个图块的图像值进行同步；通过对来自所述多个图块的最终同步化图像值进行组合，来产生经修改集成电路设计布局；以及提供所述经修改集成电路设计布局来用于制作掩模。
【技术特征摘要】
2017.11.15 US 62/586,621;2018.01.10 US 15/867,4371.一种用于集成电路制作的方法，其特征在于，所述方法包括：接收集成电路设计布局；将所述集成电路设计布局分割成多个图块；对所述多个...
【专利技术属性】
技术研发人员：彭丹平，屈帅哥，徐方博，裴大牛，何力键，雷俊江，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71
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