集成电路制造技术

一种集成电路包含一半导体基底、一隔离区、一第一主动元件以及至少一深沟槽隔离结构。隔离区是位于半导体基底中。第一主动元件是位于半导体基底上。深沟槽隔离结构从隔离区的一底部朝向半导体基底的一底部延伸。深沟槽隔离结构具有至少一气隙于其中。

Integrated circuit

An integrated circuit includes a half conductor base, an isolation region, a first active element and at least one deep groove isolation structure. The isolation zone is located in the semiconductor substrate. The first active element is located on the semiconductor substrate. The deep groove isolation structure extends from one bottom of the isolation zone to one bottom of the semiconductor substrate. The deep groove isolation structure has at least one air gap in it.

【技术实现步骤摘要】
集成电路
本揭露是关于一种半导体元件，特别是关于一种集成电路与其深沟槽隔离结构。
技术介绍
集成电路是形成于半导体基底(通常为硅基底)的表面上。多个半导体元件可通过多个隔离结构所相互隔离。这些隔离结构是形成在靠近半导体基底的表面的位置。隔离结构包含场氧化区以及浅沟槽隔离区。来自信号输入端(如天线)的射频电流是通过半导体基底与隔离结构耦合的。在半导体基底与隔离结构中的耦合电流可能会对在输出端与输入端之间的输出元件(例如低噪声放大器(lownoiseamplifier；LNA)及功率放大器(poweramplifier；PA))产生不必要的电阻与电容。然而，在集成电路的微缩中，要再提供额外的空间给更多的隔离结构是相当困难的。举例来说，制造成本将会因此增加，且更大的隔离结构可能会对元件的操作速度有不良的影响。
技术实现思路
在一些实施方式中，一种集成电路包含一半导体基底、一隔离区、一第一主动元件以及至少一深沟槽隔离结构。隔离区是位于半导体基底中。第一主动元件是位于半导体基底上。深沟槽隔离结构从隔离区的一底部朝向半导体基底的一底部延伸。深沟槽隔离结构具有至少一气隙于其中。附图说明本揭露的态样可从以下的详细说明及随附的附图理解。值得注意的是，根据产业上的实际应用，各个特征并未按照比例绘制，事实上，各个特征的尺寸可以任意的放大或缩小，以利清楚地说明。图1为本揭露一些实施方式的在半导体元件中形成深沟槽隔离结构的方法的流程图；图2至图13为依据本揭露一些实施方式的制造深沟槽隔离结构的过程中，半导体元件在不同阶段的剖面图及上视图。具体实施方式以下提供本揭露的多种不同的实施方式或实施例，以实现本揭露的不同技术特征。元件的实施方式和配置是如下所述以简化本揭露。当然，这些叙述仅为示例，而非用以限制本揭露。举例而言，第一特征是形成于第二特征上的叙述可包括第一特征与第二特征是直接接触的实施方式，亦可包括额外特征形成于第一与第二特征之间的实施方式，使得第一特征与第二特征可非直接接触。此外，本揭露可重复地使用元件符号于多个实施方式中。此重复是为了简洁，并非用以讨论各个实施方式及/或配置之间的关系。此外，空间相对用语，如“下”、“下方”、“低”、“上”、“上方”等，是用以方便描述一元件或特征与其他元件或特征在附图中的相对关系。除了附图中所示的方位以外，这些空间相对用语亦可用来帮助理解元件在使用或操作时的不同方位。当元件被转向其他方位(例如旋转90度或其他方位)时，本文所使用的空间相对叙述亦可帮助理解。来自输入端的射频电流会通过等效电阻与电容耦合通过半导体基底与介电层，因而在输出端产生不理想的输出。此噪声(射频电流)可通过不同方式来降低。其中一种方式为扩大隔离区，但元件尺寸或主动区尺寸则会因应隔离区的扩大而有所让步。通过增加深沟槽隔离结构于既有的隔离区中，可显著地降低从半导体基底所量测到的噪声。深沟槽隔离结构不仅包含常规的介电材料，还可包含气隙于其中。此气隙的介电常数大约为1。图1绘示方法100的流程图，其中方法100为依据本揭露一些实施方式的半导体元件的制造方法。在步骤110中，一隔离区是形成于半导体基底的复数主动区之间。接着，在步骤120中，至少一深沟槽被形成，此深沟槽从隔离区朝向半导体基底的一底部延伸。接着，在步骤130中，层间介电层是形成于半导体基底上，此层间介电层会填满深沟槽以形成深沟槽隔离结构。下文中将讨论依据图1的方法100所形成的半导体元件的一些实施方式。虽然本文中的方法100是描述为一连串的步骤或制程，但应了解到本揭露的范围并不局限于这些步骤或制程的顺序。举例来说，在下文中所描述的步骤中，一些步骤的顺序可与文中所述不同，或者同时发生。此外，并非下文中的所有步骤都是必须的。此外，下文中的步骤可通过一或多个制程所实现。图2绘示半导体基底18的剖面图。半导体基底18具有绝缘体上半导体(semiconductor-on-insulator；SOI)结构。半导体层20是位于埋入式(buried)绝缘层22上。当埋入式绝缘层22是由介电氧化物所形成时，埋入式绝缘层22可为埋入式氧化物(buriedoxide；BOX)层。埋入式绝缘层22是位于处理基底(handlesubstrate)24上。半导体基底18的垂直堆叠由下而上地包含处理基底24、埋入式绝缘层22、及位于埋入式绝缘层22的上表面上的半导体层20。在一些实施方式中，半导体基底18还包含缓冲层。在一些其他实施方式中，半导体基底18是由半导体块材(bulksemiconductormaterial)所形成的，例如硅。处理基底24包含第一半导体材料。此第一半导体材料可为，但不限于，硅、锗、硅锗、硅碳、硅锗碳、砷化镓、砷化铟、磷化铟、三五族(III-V)化合物半导体材料、二六族(II-VI)化合物半导体材料、有机半导体材料、其他半导体材料、或相似物。此外，处理基底24的材料可为单晶材料，例如半导体磊晶材料。埋入式绝缘层22可为介电材料层，例如，但不限于，硅氧化物。埋入式氧化层的下表面接触处理基底24的上表面。半导体层20包含第二半导体材料。此第二半导体材料可为，但不限于，硅、锗、硅锗、硅碳、硅锗碳、砷化镓、砷化铟、磷化铟、三五族(III-V)化合物半导体材料、二六族(II-VI)化合物半导体材料、有机半导体材料、其他半导体材料、或相似物。此外，半导体层20的材料可为单晶材料，例如半导体磊晶材料。半导体层20的部分或整体可被局部体或完全地掺杂有p型掺杂物或n型掺杂物以形成主动区。半导体层20的下表面接触埋入式绝缘层22的上表面。请参阅图3。硬遮罩层36是形成于半导体层20上并被图案化而形成浅沟槽隔离区28的沟槽20t。硬遮罩层36的形成方式可包含沉积一毯覆式的介电材料层、涂布光阻于此介电材料层上，利用曝光显影图案化此光阻以形成多个开口，并通过蚀刻制程移除位于这些开口下方的部分介电材料层。此蚀刻制程可为干蚀刻(例如非等向性离子蚀刻)或湿蚀刻。介电材料层的剩余部分可构成硬遮罩层36。当硬遮罩层36形成时，被硬遮罩层36所覆盖的至少一区域可定义为主动区。硬遮罩层36的图案会被转移至半导体层20。沟槽20t的长度方向是实质上平行的，且沟槽20t是实质上平行于半导体层20中。沟槽20t的深度等于半导体层20的厚度，因此后续形成的浅沟槽隔离区28会接触埋入式绝缘层22。请参阅图4A及图4B。图4A绘示浅沟槽隔离区28的上视图，其中浅沟槽隔离区是位于半导体层20中。图4B绘示图4A的A-A’线的剖面图。在形成沟槽20t之后，沟槽衬垫30是保形地形成于沟槽20t中。沟槽衬垫30可包含硅氧化物，但其他介电材料亦可用于形成沟槽衬垫30。接着，介电材料32填满沟槽20t的剩余部分。在一些实施方式中，介电材料包含未掺杂氧化材料。介电材料32的填入可通过高密度等离子化学气相沉积(high-densityplasmachemicalvapordeposition；HDPCVD)所实现。然而，其他适当的方法，例如次大气压化学气相沉积(sub-atmosphericCVD；SACVD)、高深宽比制程(highaspectratioprocess；HARP)或旋涂制程等等，亦可用于形成介电材料32。化学机本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，包含：一半导体基底；一隔离区，位于该半导体基底中；一第一主动元件，位于该半导体基底上；以及至少一深沟槽隔离结构，从该隔离区的一底部朝向该半导体基底的一底部延伸，该深沟槽隔离结构具有至少一气隙于其中。

【技术特征摘要】
2017.11.14 US 62/585,958;2018.01.31 US 15/885,5241.一种集成电路...

【专利技术属性】
技术研发人员：颜于华，高境鸿，王柏仁，蔡宗翰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71