管芯堆叠结构制造技术

一种管芯堆叠结构包括第一管芯及第二管芯。所述第一管芯与所述第二管芯通过混合接合结构接合在一起。所述第一管芯的第一测试垫或所述第二管芯的第二测试垫中的至少一者具有突出部，且所述混合接合结构的接合绝缘层覆盖且接触所述第一测试垫或所述第二测试垫中的所述至少一者的所述突出部，使得所述第一测试垫与所述第二测试垫彼此电隔离。

Core stacking structure

【技术实现步骤摘要】
管芯堆叠结构
本专利技术实施例涉及一种管芯堆叠结构。
技术介绍
近年来，由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体行业已经历了快速成长。集成密度的此种改进来自于最小特征大小(minimumfeaturesize)的一再减小，以允许更多的较小的组件能够集成在一定的面积中。与先前的封装体相比，这些较小的电子组件也需要利用较小面积的较小的封装体。半导体封装体的示例性类型包括四面扁平封装(quadflatpackage，QFP)、针栅数组(pingridarray，PGA)、球栅数组(ballgridarray，BGA)、倒装芯片(flipchip，FC)、三维集成电路(threedimensionalintegratedcircuit，3DIC)、晶圆级封装体(waferlevelpackage，WLP)及叠层封装体(packageonpackage，PoP)装置。一些三维集成电路是通过将芯片(chip)放置在半导体晶圆级上的芯片上方制备而成。由于堆叠芯片之间的内连线的长度减小，因此三维集成电路提供更高的集成密度及其他优点，例如更快的速度及更高的带宽。然而，对于三维集成电路技术来说仍存在很多待处理的挑战。
技术实现思路
本专利技术实施例提供一种管芯堆叠结构，包括第一管芯及第二管芯。所述第一管芯与所述第二管芯通过混合接合结构接合在一起。所述第一管芯的第一测试垫或所述第二管芯的第二测试垫中的至少一者具有突出部，且所述混合接合结构的接合绝缘层覆盖且接触所述第一测试垫或所述第二测试垫中的所述至少一者的所述突出部，使得所述第一测试垫与所述第二测试垫彼此电隔离。附图说明结合附图阅读以下详细说明，会最好地理解本揭露的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1A至图1E是根据第一实施例的形成管芯堆叠结构的方法的剖视图。图2是根据第二实施例的管芯堆叠结构的剖视图。图3是根据第三实施例的管芯堆叠结构的剖视图。图4是根据一实施例的封装体的剖视图。图5是根据另一实施例的封装体的剖视图。图6是根据本揭露一些实施例的管芯堆叠结构的制造方法的流程图。具体实施方式以下揭露内容提供用于实施所提供的目标的不同特征的许多不同实施例或实例。以下所描述的构件及配置的具体实例是为了以简化的方式传达本揭露为目的。当然，这些仅仅为实例而非用以限制。举例来说，在以下描述中，在第二特征上方或在第二特征上形成第一特征可包括第一特征与第二特征形成为直接接触的实施例，且也可包括第一特征与第二特征之间可形成有额外特征，使得第一特征与第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复使用参考编号及/或字母。参考编号的重复使用是为了简单及清楚起见，且并不表示所欲讨论的各个实施例及/或配置本身之间的关系。此外，为易于说明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对术语来阐述图中所示的一个元件或特征与另一(些)元件或特征的关系。所述空间相对术语意欲涵盖组件在使用或操作时的不同定向。设备可被另外定向(旋转90度或在其他定向)，而本文所用的空间相对术语相应地作出解释。还可包括其他特征及工艺。举例来说，可包括测试结构以帮助进行三维(3D)封装体或三维集成电路装置的验证测试。测试结构可包括例如形成于重布线层中或衬底上的测试垫，所述测试垫使得能够测试3D封装体或3DIC、使用探针(probe)及/或探针卡(probecard)等。可对中间结构及最终结构执行验证测试。另外，本文中所公开的结构及方法可接合包括对已知良好管芯(knowngooddies)的中间验证的测试方法一起使用，以提高良率(yield)及降低成本。图1A至图1E是根据第一实施例的形成管芯堆叠结构的方法的剖视图。参照图1A，提供第一管芯100。举例来说，第一管芯100可为应用专用集成电路(application-specificintegratedcircuit，ASIC)芯片、模拟芯片、传感器芯片、无线与射频芯片、电压调节器芯片或存储器芯片。第一管芯100包括第一半导体衬底102、第一元件区103、第一内连线结构104、第一钝化层110及第一测试垫112。在一些实施例中，半导体衬底102可包括硅或其他半导体材料。作为另外一种选择，或另外地，第一半导体衬底102可包括其他元素半导体材料，例如锗。在一些实施例中，第一半导体衬底102是由例如碳化硅、砷化镓、砷化铟或磷化铟等化合物半导体制成的。在一些实施例中，第一半导体衬底102是由例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟等合金半导体制成的。在一些实施例中，第一半导体衬底102包括外延层。举例来说，第一半导体衬底102具有上覆在块状半导体上的外延层。在一些实施例中，以前段(front-end-of-line，FEOL)工艺在第一半导体衬底102上形成第一元件区103。第一元件区103包括各种各样的元件。在一些实施例中，元件包括有源组件、无源组件或其组合。在一些实施例中，元件可包括集成电路元件。举例来说，元件为晶体管、电容器、电阻器、二极管、光二极管、熔丝元件(fusedevice)或其他相似的元件。在一些实施例中，第一元件区103包括栅极结构、源极/漏极区及隔离结构(例如，浅沟槽隔离(shallowtrenchisolation，STI)结构(图中未示出))。图1A所示第一元件区103仅为实例，且在第一元件区103中可形成有其他结构。在第一元件区103中，可形成各种N型金属氧化物半导体(N-typemetal-oxidesemiconductor，NMOS)元件及/或P型金属氧化物半导体(P-typemetal-oxidesemiconductor，PMOS)元件(例如，晶体管或存储器等)，且可将所述元件内连在一起以执行一种或多种功能。在第一半导体衬底102上还可形成其他元件，例如电容器、电阻器、二极管、光二极管、熔丝等。所述元件的功能可包括存储器、处理器、传感器、放大器、功率分配(powerdistribution)、输入/输出电路系统等。参照图1A，在第一半导体衬底102之上形成第一内连线结构104。详细来说，第一内连线结构104包括第一绝缘材料106及多个第一金属特征108。第一金属特征108形成在第一绝缘材料106中且彼此电连接。第一金属特征108的一部分(例如，顶部金属特征108a及108b)被第一绝缘材料106暴露出。在一些实施例中，第一绝缘材料106包括位于第一半导体衬底102上的层间介电(inner-layerdielectric，ILD)层、以及位于层间介电层之上的至少一个金属间介电(inter-metaldielectric，IMD)层。在一些实施例中，第一绝缘材料106包括氧化硅、氮氧化硅、氮化硅、低介电常数(低k)材料或其组合。在一些替代实施例中，第一绝缘材料106可为单个层或多个层。在一些实施例中，第一金属特征108包括插塞及金属线。插塞可包括形成在层间介电层中的接触窗以及形成在金属间介电层本文档来自技高网...

【技术保护点】
1.一种管芯堆叠结构，其特征在于，包括：第一管芯与第二管芯，通过混合接合结构接合在一起，其中所述第一管芯的第一测试垫或所述第二管芯的第二测试垫中的至少一者具有突出部，且所述混合接合结构的接合绝缘层覆盖且接触所述第一测试垫或所述第二测试垫中的所述至少一者的所述突出部，使得所述第一测试垫与所述第二测试垫彼此电隔离。

【技术特征摘要】
2017.11.01 US 62/580,422;2018.03.29 US 15/939,3101.一种管芯堆叠结构，其特征在于，包括：第一管芯与第二管芯...

【专利技术属性】
技术研发人员：杨庆荣，陈宪伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71