3D存储器件制造技术

本申请公开了一种3D存储器件。该3D存储器件包括：半导体衬底；沟道柱，位于半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，3D存储器件还包括贯穿沟道柱的第一隔离结构，第一隔离结构将第一栅叠层结构与第二栅叠层结构分隔，其中，在与半导体衬底表面垂直的方向上，每个栅叠层结构的多个栅极导体和多个层间绝缘层交替堆叠，并且第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置。通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了3D存储器件的存储密度，提高了3D存储器件的空间利用率。

3D Memory Device

This application discloses a 3D memory device. The 3D memory device includes: semiconductor substrate; channel column, located on semiconductor substrate; first gate stack structure and second gate stack structure, each gate stack structure is adjacent to channel column, and includes multiple gate conductors and multiple interlayer insulation layers, respectively. The 3D memory device also includes the first isolation structure through channel column. The first isolation structure makes the first gate stack structure and the second gate stack structure adjacent to each gate stack structure. Two-gate laminated structure is separated, in which, in the vertical direction to the surface of semiconductor substrate, multiple gate conductors and multiple interlayer insulating layers of each gate laminated structure are alternately stacked, and the grid conductors of the first gate laminated structure and the second gate laminated structure are staggered. By staggering the first gate conductor and the second gate conductor, the storage density of the 3D memory device is increased and the space utilization ratio of the 3D memory device is improved.

【技术实现步骤摘要】
3D存储器件
本技术涉及存储器技术，更具体地，涉及3D存储器件。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。在NAND结构的3D存储器件中，主要包括栅叠层结构、贯穿栅叠层结构的沟道柱以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。然而，随着栅叠层结构的层数越来越多，在栅叠层结构中，栅极导体与用于分隔栅极导体的绝缘层同时增加，绝缘层占用了3D存储器件中大量的空间，不仅增大了3D存储器件的尺寸，而且降低了空间的利用率。期望进一步改进3D存储器件的结构及其制造方法，从而提高3D存储器件的存储密度，减小3D存储器件的尺寸。
技术实现思路
本技术的目的是提供一种改进的3D存储器件，通过将第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，从而增大了3D存储器件的存储密度，提高了3D存储器件的空间利用率。根据本技术提供的一种3D存储器件，包括：半导体衬底；沟道柱，位于所述半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与所述沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，所述3D存储器件还包括贯穿所述沟道柱的第一隔离结构，所述第一隔离结构将所述第一栅叠层结构与所述第二栅叠层结构分隔，其中，在与所述半导体衬底表面垂直的方向上，每个所述栅叠层结构的所述多个栅极导体和所述多个层间绝缘层交替堆叠，并且所述第一栅叠层结构的栅极导体和所述第二栅叠层结构的栅极导体错开设置。优选地，所述第一隔离结构的材料包括碳化硅。优选地，所述第一栅叠层结构的层间绝缘层的材料选自氧化物与氮化物中的一种，所述第二栅叠层结构的层间绝缘层的材料选自氧化物与氮化物中的另一种。优选地，所述第一隔离结构将所述沟道柱均分。优选地，所述多个沟道柱呈阵列排布，每列所述沟道柱与相邻列的所述沟道柱错位排列。优选地，每列所述沟道柱被同一所述第一隔离结构分隔。优选地，还包括栅线缝隙，贯穿所述栅叠层结构，所述多个沟道柱位于所述栅线缝隙之间。根据本技术实施例的3D存储器件，通过第一栅叠层结构的栅极导体和第二栅叠层结构的栅极导体错开设置，既将沟道柱一侧的栅极导体与沟道柱另一侧的层间绝缘层相对设置，从而使沟道柱两侧的栅极导体分别与沟道柱的对应部分形成多个存储单元，更加充分地利用了沟道柱形成了更多的存储单元，达到了增加3D存储器件的存储密度的目的，与现有技术相比，本技术实施例的3D存储器件及其制造方法通过相互错层的第一栅叠层结构与第二栅叠层结构的代替了现有技术中的栅叠层结构，不需要增加栅叠层结构的总层数就可以实现增加存储单元的目的，达到了减少3D存储器件的尺寸的效果。附图说明通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚。图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。图2a示出根据本技术第一实施例的3D存储器件的立体图。图2b示出根据本技术第二实施例的3D存储器件的立体图。图3、图4、图6、图7、图9、图10、图12至图14示出根据本技术第二实施例的3D存储器件制造方法的各个阶段的截面图。图5、图8、图11示出根据本技术第二实施例的3D存储器件制造方法的各个阶段的顶视图。图15a至16c示出根据本技术实施例的3D存储器件的效果分析示意图。具体实施方式以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在下文中描述了本技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本技术。本技术可以各种形式呈现，以下将描述其中一些示例。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本技术不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(SourceLine,SL)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(SelectionGateforDrain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(SelectionGateforSource,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的本文档来自技高网...

【技术保护点】
1.一种3D存储器件，其特征在于，所述3D存储器件包括：半导体衬底；沟道柱，位于所述半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与所述沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，所述3D存储器件还包括贯穿所述沟道柱的第一隔离结构，所述第一隔离结构将所述第一栅叠层结构与所述第二栅叠层结构分隔，其中，在与所述半导体衬底表面垂直的方向上，每个所述栅叠层结构的所述多个栅极导体和所述多个层间绝缘层交替堆叠，并且所述第一栅叠层结构的栅极导体和所述第二栅叠层结构的栅极导体错开设置。

【技术特征摘要】
1.一种3D存储器件，其特征在于，所述3D存储器件包括：半导体衬底；沟道柱，位于所述半导体衬底上；以及第一栅叠层结构和第二栅叠层结构，每个栅叠层结构与所述沟道柱邻接，并分别包括多个栅极导体和多个层间绝缘层，所述3D存储器件还包括贯穿所述沟道柱的第一隔离结构，所述第一隔离结构将所述第一栅叠层结构与所述第二栅叠层结构分隔，其中，在与所述半导体衬底表面垂直的方向上，每个所述栅叠层结构的所述多个栅极导体和所述多个层间绝缘层交替堆叠，并且所述第一栅叠层结构的栅极导体和所述第二栅叠层结构的栅极导体错开设置。2.根据权利要求1所述的3D存储器件，其特征在于，所述第一隔离结构的材料包括碳化硅。3.根据权利要...

【专利技术属性】
技术研发人员：胡斌，肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：新型
国别省市：湖北,42