一种形成半导体器件的方法技术

一种方法，包括在目标层上方形成硬掩模；对硬掩模的第一部分实施处理以形成处理部分，未处理的硬掩模的第二部分作为未处理部分。方法还包括对硬掩模的处理部分和未处理部分进行蚀刻，其中，未处理部分由于蚀刻被去除，并且处理部分在蚀刻之后保留。蚀刻位于硬掩模下方的层，其中，硬掩模的处理部分在蚀刻中用作蚀刻掩模的一部分。本发明专利技术实施例涉及一种形成半导体器件的方法。

A Method of Forming Semiconductor Devices

A method includes forming a hard mask above the target layer, processing the first part of the hard mask to form a processing part, and the second part of the unprocessed hard mask as an unprocessed part. The method also includes etching the processing part and the unprocessed part of the hard mask, in which the unprocessed part is removed due to etching, and the processing part is retained after etching. The etching is located below the hard mask, where the processing part of the hard mask is used as part of the etching mask in etching. The embodiment of the present invention relates to a method for forming semiconductor devices.

【技术实现步骤摘要】
一种形成半导体器件的方法
本专利技术实施例涉及一种形成半导体器件的方法。
技术介绍
双重图案化是一种发展为用于光刻以增加部件密度的技术。通常，为了在晶圆上形成集成电路的部件而使用光刻技术，该光刻技术包括应用光刻胶，并在光刻胶上限定部件。首先在光刻掩模中限定图案化的光刻胶中的部件，并且通过光刻掩模中的透明部分或不透明部分实施。然后将图案化的光刻胶中的部件转印至制造的部件。随着集成电路持续地按比例缩小，光学邻近效应将带来越来越大的问题。当两个分隔开的部件彼此太接近时，光学邻近效应可能引起部件彼此之间的短路。为解决这一问题，引入双重图案化技术。在双重图案化技术中，位置邻近的部件被分隔成同一双重图案化掩模组的两个光刻掩模，两个掩模均用于曝光同一光刻胶，或用于图案化同一硬掩模。在每个掩模中，部件之间的距离比其他单个掩模中部件之间的距离大，因此，在双重图案化掩模中减小了光学邻近效应，或基本上消除了光学邻近效应。然而，双重图案化也具有缺陷。例如，当两个部件在纵向方向上与同一直线对准，且部件的线端彼此相对时，由于邻近效应和重叠变化，难以控制线端间隔的均匀性。也难以控制部件的线间隔和线宽，尤其是存在靠近这两个部件的其他部件时。
技术实现思路
根据本专利技术的一些实施例，提供了一种形成半导体器件的方法，包括：在目标层上方形成第一硬掩模；对所述第一硬掩模的第一部分实施处理以形成处理部分，所述第一硬掩模的未被处理的第二部分作为未处理部分；对所述第一硬掩模的所述处理部分和所述未处理部分进行蚀刻，其中，所述未处理部分由于蚀刻被去除，并且所述处理部分在蚀刻之后保留；以及蚀刻位于所述第一硬掩模下方的层，其中，所述第一硬掩模的所述处理部分在蚀刻中用作蚀刻掩模的一部分。根据本专利技术的另一些实施例，还提供了一种形成半导体器件的方法，包括：形成第一硬掩模；在所述第一硬掩模上方形成第二硬掩模；图案化所述第二硬掩模以在所述第二硬掩模中形成第一开口；修改所述第二硬掩模的第一部分以具有与所述第二硬掩模的第二部分不同的性质；在所述第二硬掩模的所述第一部分的侧壁上形成间隔件；去除所述第二硬掩模的所述第二部分，在所述去除之后，保留所述第二硬掩模的所述第一部分；以及将所述第二硬掩模的所述第一部分和所述间隔件的图案转印到下层中。根据本专利技术的又一些实施例，还提供了一种形成半导体器件的方法，包括：在硬掩模中形成第一开口、第二开口、第三开口和第四开口；在所述第一开口与所述第二开口之间形成覆盖所述硬掩模的第一部分的处理掩模，其中，所述第三开口与所述第四开口之间的所述硬掩模的第二部分通过所述处理掩模中的开口暴露；对所述硬掩模的所述第二部分实施处理；去除所述处理掩模；将所述处理掩模的所述第一部分和所述第二部分暴露于蚀刻剂，其中，所述第一部分被所述蚀刻剂蚀刻，并且至少所述第二部分的底部保留；在所述第一开口、所述第二开口、所述第三开口和所述第四开口中形成间隔件；以及使用所述间隔件和所述硬掩模的所述第二部分作为蚀刻掩模来蚀刻下面的层。附图说明当结合附图进行阅读时，从以下详细描述可以最佳理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。图1至图11A和图11B是根据一些实施例的形成金属线的中间阶段的截面图和顶视图。图12示出了根据一些实施例的用于形成金属线的工艺流程。图13A和图13B至图22A，图22B和图22C是根据一些实施例的形成金属线的中间阶段的截面图和顶视图。图23示出了根据一些实施例的用于形成金属线的工艺流程。具体实施方式以下公开内容提供了多种不同实施例或实例，以实现本专利技术的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。该重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。根据各种示例性实施例提供了诸如金属线的部件及其形成方法。根据一些实施例示出了形成部件的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和说明性实施例，相同的参考标号用于表示相同的元件。图1至图11A和图11B根据一些示例性实施例示出了在目标层中形成部件的中间阶段的顶视图和截面图。在图1至图11A和图11B中，以及在图13A和图13B至图22A和图22B中，图号可以包括字母“A”或字母“B”。字母“A”表示相应的图示为截面图。字母“B”表示相应的图示为顶视图。具有相同的数字和不同的字母“A”和“B”的图表示它们是同一工艺步骤的不同视图。此外，在各自的顶视图中，从包含线A-A的平面获得截面图。图1示出了包括衬底10和上面的层的晶圆100的截面图。衬底10可以由诸如硅、硅锗等的半导体材料形成。根据本专利技术的一些实施例，衬底10为诸如晶体硅衬底、晶体硅碳衬底、晶体硅锗衬底、III-V族化合物半导体衬底等的晶体半导体衬底。其中可以包括晶体管的有源器件12形成在衬底10的顶面处。在衬底10的上方形成介电层14。根据本专利技术的一些实施例，介电层14为金属间介电层(IMD)或层间介电层(ILD)，介电层14可以由例如介电常数(k值)低于3.8、低于约3.0、或低于约2.5的介电材料形成。根据本专利技术的一些实施例，导电部件16(可以为诸如铜线或钨接触插塞的金属部件)形成在介电层14中。在介电层14上方形成蚀刻停止层26。蚀刻停止层26可以由诸如碳化硅、氮化硅、碳氧化硅、氮氧化硅等的介电材料形成。在蚀刻停止层26上方进一步形成介电层28。介电层28可以为IMD层，由介电材料形成，例如，介电材料的介电常数(k值)低于3.8、低于约3.0、或低于约2.5。介电层28可以是包含碳的化合物，并且可以在其中具有孔隙。根据本专利技术的替代实施例，介电层28是k值等于或大于3.8的非低k介电层。根据本专利技术的替代实施例，层28是半导体衬底。根据本专利技术的这些实施例，在层28下面可以不存在额外的层。因此，根据这些实施例，图1所示的层10,14和16可能不存在。在整个说明书中，根据本专利技术的一些实施例，层28也被称为目标层，将在其中形成多个图案化部件。位于介电层28上方的硬掩模30可以由诸如氧化硅(诸如TEOS氧化物)、氮化硅、无氮抗反射涂层(NFARC，为氧化物)、碳化硅、氮氧化硅、碳氧化硅等的介电材料形成。形成方法包括等离子体增强化学气相沉积(PECVD)、高密度等离子体(HDP)沉积、化学气相沉积(CVD)、原子层沉积(ALD)等。在介电硬掩模30上方形成硬掩模32。根据本专利技术的本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：在目标层上方形成第一硬掩模；对所述第一硬掩模的第一部分实施处理以形成处理部分，所述第一硬掩模的未被处理的第二部分作为未处理部分；对所述第一硬掩模的所述处理部分和所述未处理部分进行蚀刻，其中，所述未处理部分由于蚀刻被去除，并且所述处理部分在蚀刻之后保留；以及蚀刻位于所述第一硬掩模下方的层，其中，所述第一硬掩模的所述处理部分在蚀刻中用作蚀刻掩模的一部分。

【技术特征摘要】
2017.09.29 US 62/565,633;2017.11.01 US 15/800,7531.一种形成半导体器件的方法，包括：在目标层上方形成第一硬掩模；对所述第一硬掩模的第一部分实施处理以形成处理部分，所述第一硬掩模的未被处理的第二部分作为未处理部分；对所述第一硬掩模的所述处理部分和所述未处理部分进行蚀刻，其中，所述未处理部分由于蚀刻被去除，并且所述处理部分在蚀刻之后保留；以及蚀刻位于所述第一硬掩模下方的层，其中，所述第一硬掩模的所述处理部分在蚀刻中用作蚀刻掩模的一部分。2.根据权利要求1所述的方法，还包括：在所述第一硬掩模的所述处理部分的侧壁上形成间隔件，其中，在蚀刻所述第一硬掩模下面的层时，所述间隔件和所述第一硬掩模的所述处理部分的组合用作所述蚀刻掩模。3.根据权利要求1所述的方法，所述处理包括等离子体处理。4.根据权利要求1所述的方法，所述处理包括注入。5.根据权利要求1所述的方法，还包括在所述处理之后实施烘烤步骤。6.根据权利要求1所述的方法，其中，蚀刻所述第一硬掩模下方的层包括：使用所述第一硬掩模的所述处理部分作为所述蚀刻掩模的一部分蚀刻第二硬掩模；以及蚀刻所述第二硬掩模下方的介电层以形成沟槽。7.根据权利要求1所述的方法，还包括将导电材料填充...

【专利技术属性】
技术研发人员：刘相玮，吴佳典，朱韦臻，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71