一种静电防护ESD保护装置制造方法及图纸

本发明专利技术公开了一种静电防护ESD保护装置，主要解决传统RC触发电路误触发和版图面积过大的问题。其包括RC触发电路、保持时间电路和泄放NMOS管M3，这三者依次串联连接。其中RC触发电路检测静电放电ESD事件，并将检测的信号传送给保持时间电路，保持时间电路根据检测的信号控制泄放NMOS管M3的开启时间，保证泄放NMOS管M3有充足的时间用来泄放静电放电ESD电流。本发明专利技术利用保持时间电路将RC触发电路检测的静电上电时间与保持泄放时间的功能分开，在保证泄放管M3有足够开启时间的同时，减小了误触发与版图面积，可用于集成电路的静电保护设计。

【技术实现步骤摘要】
一种静电防护ESD保护装置
本专利技术属于半导体元器件
，特别涉及一种保护装置，可用于集成电路的静电保护设计。
技术介绍
随着微电子工艺不断发展，电子器件特征尺寸越来越小，意味着栅氧化层厚度越来越薄，其击穿电压越来越小，可靠性就越低。而芯片在生产和制造以及使用中所处的静电环静没有改变。因此为先进的纳米级芯片提供良好的静电防护ESD防护能力变得很重要，通常使用RC触发电路进行检测和泄放ESD电流，因此如何优化RC触发电路就成为了很有意义的研究工作。传统的RC触发电路中检测电路通常由RC网络构成，RC网络中的特征参数即RC时常数用来区别ESD事件与正常上电，同时为了保证足够的泄放时间，通常RC时常数设置为几百纳秒到一微秒。虽然这种传统的RC触发电路性能尚可，但是RC网络占用版图面积太大，成本很高，而且随着正常上电速度越来越快，类似热插拔和唤醒休眠状态系统的上电速度可以达到一微妙甚至更快，如果还是采用传统的RC网络，就会造成误触发，即ESD保护电路误把正常上电事件当做ESD事件，而打开了泄放NMOS管，造成了能量损失甚至击穿危险。
技术实现思路
本专利技术的目的在于针对上述现有技术的不足，提供了一种新型的静电防护ESD保护装置，以在保证足够泄放时间的同时，减小版图占用面积小和误触发。为实现上述目的，本专利技术的ESD保护装置，包括RC触发电路和泄放NMOS管M3，其特征在于，RC触发电路与泄放NMOS管M3之间连接有保持时间电路，用于将前级RC触发电路检测的静电上电时间与保持泄放时间的功能分开，在保证泄放NMOS管M3有足够开启时间的同时，减小误触发与版图面积。作为优选，所述保持时间电路包括：两个NMOS场效应晶体管M1、M2，四个PMOS场效应晶体管Mp1、Mp2、Mp3、Mp4及第二电容C2；第一NMOS场效应晶体管M1用以作为泄放管M3的开关，通过反相器连接M3的栅级；第一PMOS场效应晶体管Mp1、第二PMOS场效应晶体管Mp2、第三PMOS场效应晶体管Mp3三者级联，并通过第二电容C2与电源电压VDD相连形成环路；第二NMOS场效应晶体管M2与第四PMOS场效应晶体管Mp4串联组成反相器，该反相器的两端分别与电源电压VDD和地连接。本专利技术与现有技术相比，具有如下优点：(1)本专利技术由于在RC触发电路与泄放NMOS管M3之间连接有保持时间电路，能将传统的RC触发电路检测静电上电时间与保持泄放时间的功能分开，使得前级的RC触发电路的RC时常数变小，从而减小了正常上电时的误触发；(2)本专利技术中的保持时间电路采取级联的三个PMOS来代替传统的电阻，得到了很大的等效电阻，不仅减小了电阻的面积，同时由于电阻很大，减小了对电容的需求，使得整体的版图面积减小。附图说明图1为本专利技术的整体框图；图2为本专利技术实施例的电路结构原理图；图3为本专利技术实施例在静电放电ESD事件下的仿真图；图4为本专利技术实施例在正常上电下的仿真图；图5为本专利技术实施例对误触发情况的仿真图；图6为本专利技术实施例的抗噪声仿真图；图7为本专利技术实施例的版图；具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。参照图1，本专利技术包括RC触发电路、保持时间电路和泄放NMOS管M3，这三者依次串联连接。其中RC触发电路用于检测静电放电ESD事件，将检测的信号传送给保持时间电路，保持时间电路根据检测的信号控制泄放NMOS管M3的开启时间，保证泄放NMOS管M3有充足的时间用来泄放静电放电ESD电流。参照图2，本专利技术的具体连接方式如下所示：所述RC触发电路，其包括电阻R和第一电容C1，第一电容C1的一端连接电源电压VDD，另一端通过电阻R与地连接。所述保持时间电路，其包括两个NMOS场效应晶体管M1、M2，四个PMOS场效应晶体管Mp1、Mp2、Mp3、Mp4及第二电容C2；第一NMOS场效应晶体管M1栅极连接RC触发电路的连接点VRC1，源极连接地，漏极连接第三PMOS场效应晶体管Mp3的漏极；第二NMOS场效应晶体管M2的栅极连接第四PMOS场效应晶体Mp4的栅极，源极连接到地，漏极连接第四PMOS场效应晶体Mp4的漏极；第一PMOS场效应晶体管Mp1的源极连接电源电压VDD，漏极连接到第二PMOS场效应晶体管Mp2的源极；第二PMOS场效应晶体管Mp2的漏极与第三PMOS场效应晶体管Mp3的源极连接；第三PMOS场效应晶体管Mp3的漏极通过第二电容C2连接至电源电压VDD，这三个PMOS场效应晶体管Mp1、Mp2、Mp3的栅极均与地连接；第四PMOS场效应晶体Mp4的源极连接电源电压VDD。所述泄放第三NMOS场效应晶体管M3，其栅极连接第二NMOS场效应晶体管M2的漏极，漏极连接电源电压VDD，源极连接至地。本专利技术的电路工作原理如下所示：当静电放电ESD的大电流来临时，RC触发电路检测静电放电ESD事件到来，RC触发电路的连接点VRC1点被快速充电至高电位，前级RC时常数较小，所以前级的电路只能提供一个很短的电压脉冲信号开启第一NMOS场效应晶体管M1导通。当第一NMOS场效应晶体管M1关断之后，第二电容C2通过电阻缓慢充电，使得第二电容C2与反相器的连接点VRC2通过三个级联的PMOS缓慢充电至高电位，直到反相器关断泄放NMOS管M3；在正常工作上电时，电压的上升时间为毫秒级，所以RC触发电路的连接点VRC1的电压一直为低，使得第一NMOS场效应晶体管M1一直处于导通状态，将第二电容C2与反相器的连接点VRC2电位拉低，从而第二电容C2与反相器的连接点VRC2控制反相器关断泄放NMOS管M3。本专利技术的效果可通过以下仿真进一步说明：仿真1，验证本专利技术在静电放电ESD事件下的泄放NMOS管M3的导通时间。在电源电压VDD上施加一个10ns内从0上升至5V的电压来模拟静电放电ESD事件，结果如图3，图3的曲线为泄放NMOS管M3的栅极电压，由图3可见，泄放NMOS管M3的导通时间大于600ns，即泄放时间大于600ns，满足静电放电ESD泄放电流时间要求。仿真2，验证本专利技术在正常上电情况下泄放NMOS管M3是否处于关闭状态。在电源电压VDD上施加一个200us内从0上升至1.8V的电压来模拟正常上电事件，结果如图4所示，由图4可见，泄放NMOS管M3的栅极电压Vtrig未超过其阈值电压0.312v，所以在正常上电期间，泄放NMOS管M3一直处于关闭状态。仿真3，验证本专利技术在正常上电情况下是否减小误触发。在电源电压VDD上施加一个80ns，90ns，95ns和100ns内从0上升至1.8V的电压来模拟不同上电时间，结果如图5，图5的四条曲线为泄放NMOS管M3在不同上电时间下栅极电压Vtrig，由图5可见，当上升时间超过100ns后，泄放NMOS管M3的栅极电压将不会超过其阈值电压0.312v，而正常上电速度最快为1us左右，所以本专利技术减小了误触发。仿真4，验证本专利技术在正常上电时抑制噪声的能力。设置噪声信号幅值为0.5v，上升时间为10ps，下降时间为10ps，周期为10ns，电源电压VDD在正常上电1.8v的电压下叠加噪声信号,结果如图6所示，由图6见，泄放NMOS管M3的栅极电压Vtrig最大幅值未超过1本文档来自技高网...

【技术保护点】
1.一种静电防护ESD保护装置，包括RC触发电路和泄放NMOS管M3，其特征在于，RC触发电路与泄放NMOS管M3之间连接有保持时间电路，用于将前级RC触发电路检测的静电上电时间与保持泄放时间的功能分开，在保证泄放NMOS管M3有足够开启时间的同时，减小误触发与版图面积。

【技术特征摘要】
1.一种静电防护ESD保护装置，包括RC触发电路和泄放NMOS管M3，其特征在于，RC触发电路与泄放NMOS管M3之间连接有保持时间电路，用于将前级RC触发电路检测的静电上电时间与保持泄放时间的功能分开，在保证泄放NMOS管M3有足够开启时间的同时，减小误触发与版图面积。2.如权利要求1所述的装置，其特征在于，保持时间电路包括两个NMOS场效应晶体管M1、M2，四个PMOS场效应晶体管Mp1、Mp2、Mp3、Mp4及第二电容C2；第一NMOS场效应晶体管M1用以作为泄放管M3的开关，通过反相器连接M3的栅级；第一PMOS场效应晶体管Mp1、第二PMOS场效应晶体管Mp2、第三PMOS场效应晶体管Mp3三者级联，并通过第二电容C2与电源电压VDD相连形成环路；第二NMOS场效应晶体管M2与第四PMOS场效应晶体管Mp4串联组成反相器，该反相器的两端分别与电源电压VDD和地连接。3.如权利要求1所述装置，其特征在于，RC触发电路包括电阻R和第一电容C1，第一电容C1的一端连接电源电压VDD，另一端通过电阻R与地连接。4.如权利...

【专利技术属性】
技术研发人员：刘红侠，田鑫，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61