存储器系统技术方案

本发明专利技术的一实施方式提供一种解决串列接口与存储器接口的数据传送速度不匹配，且大容量、宽频带的存储器系统。根据一实施方式，存储器系统具备第1及第2存储器、存储器控制器及桥接电路。存储器控制器发送第1数据，该第1数据是应分别写入给第1及第2存储器的数据，并且是在振幅方向及时间方向中的任一方向以上分配给对应的各存储器的区域中包含各存储器的特定比特数据。桥接电路从自存储器控制器发送的第1数据中分配给该第1存储器的区域，取出特定比特数据，控制特定比特数据向第1存储器的写入，并且将所取出的特定比特数据从第1数据去除后的第2数据，发送给控制向第2存储器的数据写入的第2桥接电路。

【技术实现步骤摘要】
存储器系统[相关申请案]本申请案享有以日本专利申请案2017-180351号(申请日：2017年9月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
本实施方式涉及一种存储器系统。
技术介绍
以往，作为用于计算机系统的外部存储装置，搭载有非易失性存储器的存储器系统受到关注。存储器系统是由存储器控制器及连接于控制器的存储器构成，与外部装置的通信是通过串列接口进行，与存储器的通信是通过存储器接口进行。通常，存储器的通信速度慢，因此通过将存储器并联连接，而谋求大容量化与宽频带化。然而，因并联连接而配线负荷增大，因此利用并联化所实现的宽频带化存在极限。进而，伴随着近年来的串列接口的宽频带化，要求更进一步的存储器的大容量、宽频带化。
技术实现思路
一实施方式提供一种解决串列接口与存储器接口的数据传送速度不匹配，且大容量、宽频带的存储器系统。根据一实施方式，存储器系统具备第1及第2存储器、存储器控制器及桥接电路。存储器控制器发送第1数据，该第1数据是应分别写入给第1及第2存储器的数据，并且是在振幅方向及时间方向中的任一方向以上分配给对应的各存储器的区域中包含各存本文档来自技高网...

【技术保护点】
1.一种存储器系统，其特征在于具备：第1及第2存储器；存储器控制器，发送第1数据，所述第1数据是应分别写入给所述第1及第2存储器的数据，并且是在振幅方向及时间方向中的任一方向以上分配给对应的各存储器的区域中包含各存储器的特定比特数据；以及桥接电路，从自所述存储器控制器发送的所述第1数据中分配给所述第1存储器的区域，取出所述特定比特数据，控制所述特定比特数据向所述第1存储器的写入，并且将所取出的所述特定比特数据从所述第1数据去除后的第2数据，发送给控制向所述第2存储器的数据写入的第2桥接电路。

【技术特征摘要】
2017.09.20 JP 2017-1803511.一种存储器系统，其特征在于具备：第1及第2存储器；存储器控制器，发送第1数据，所述第1数据是应分别写入给所述第1及第2存储器的数据，并且是在振幅方向及时间方向中的任一方向以上分配给对应的各存储器的区域中包含各存储器的特定比特数据；以及桥接电路，从自所述存储器控制器发送的所述第1数据中分配给所述第1存储器的区域，取出所述特定比特数据，控制所述特定比特数据向所述第1存储器的写入，并且将所取出的所述特定比特数据从所述第1数据去除后的第2数据，发送给控制向所述第2存储器的数据写入的第2桥接电路。2.根据权利要求1所述的存储器系统，其特征在于：所述桥接电路进而将去除了所述特定比特数据所得的所述第2数据中，在分配给所述第1存储器的区域中储存从所述第1存储器读出的所述特定比特数据所得的数据作为所述第2数据发送给所述第2桥接电路。3.根据权利要求1所述的存储器系统，其特征在于：所述桥接电路将从第1数据下采样所得的数据作为所述第2数据发送给所述第2桥接电路。4.根据权利要求1至3中任一项所述的存储器系统，其特征在于：所述存储器控制器在所述第1数据中发送用来特定出分配给各存储器的区域的同步信号，且所述桥接电路从基于所述同步信号而特定出的分配给所述第1存储器的区域，读出所述特定比特数据。5.根据权利要求4所述的存储器系统，其特征在于：所述桥接电路接收包含所述同步信号及所述第1数据的信号，并通过在第1频带内自该信号抽出所述同步信号，进行相位同步；所述第2桥接电路接收包含所述同步信号及所述第2数据的信号，并通过在比所述第1频带宽的第2频带内自该信号抽出所述同步信...

【专利技术属性】
技术研发人员：小林弘幸，出口淳，弘原海润治，都井敬，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP