集成电路的压焊盘结构及其工艺方法技术

一种集成电路的压焊盘结构及其工艺方法，集成电路的压焊盘结构包括P型硅衬底、隔离层、深N阱、P+有源区、N+有源区、第一介质层、第一金属层、第二介质层、第二金属层、第三介质层以及第三金属层，其中，深N阱是以分布式图形注入形成在P型硅衬底中，以及第一金属层分为第一区以及第二区，第一区通过一第一接触孔的金属连接P+有源区，第二区通过一第二接触孔的金属连接N+有源区。

The Structure and Technology of Pressure Welding Pad for Integrated Circuits

A pressure pad structure for integrated circuits and its process method include P-type silicon substrate, isolation layer, deep N well, P+active region, N+active region, first dielectric layer, first metal layer, second dielectric layer, second metal layer, third dielectric layer and third metal layer, in which deep N well is formed by distributed pattern injection into P-type silicon substrate, and The first metal layer is divided into the first zone and the second zone. The first zone connects the P + active zone through the metal of the first contact hole, and the second zone connects the N + active zone through the metal of the second contact hole.

【技术实现步骤摘要】
集成电路的压焊盘结构及其工艺方法
本专利技术涉及集成电路的压焊盘结构及其工艺方法，尤指一种应用于晶圆级芯片尺寸封装(WLCSP)的集成电路的压焊盘结构及其工艺方法。
技术介绍
一般而言，高速集成电路(IC)普遍采用了晶圆级芯片尺寸封装(WLCSP)，这样的封装方式能满足各种便携式产品的小尺寸、轻薄、数据传输稳定性以及散热等等的应用需求，然而这也带来一个严重的问题，就是芯片级封装大多采用植球方式，而焊球的直径一般在180um以上，这样就会要求芯片压焊盘(PAD)金属的长宽尺寸在200um以上，这样的压焊盘PAD的面积比普通的打线封装大很多(达到4～10倍)，这样就引入了比普通封装的到衬底大得多的寄生电容，可能会达到数百飞法(fF),而对于高速IC的输入信号，即频率会在800M到10G的之间信号而言，数百fF的输入电容会带来相当大的信号衰减。举例来说，对于高速开关IC,高速信号的传输从输入端到输出端会经过的两个压焊盘，那么压焊盘寄生电容加起来就有可能接近1皮法(pf),这将会成为产生信号衰减的主要因素。那么如何有效降低圆片级封装的压焊盘引入的对地寄生电容，降低高频下的信号衰减，成为该类高速电路的一个非常关键的问题。现有的降低该寄生电容的办法有增加芯片互联金属层数，例如3层金属变为5层，这样最顶层的压焊盘金属层到接地的硅衬底之间的介质厚度增加，就可实现电容的降低，但是这样带来了很大的工艺成本增加，每增加一层金属就要额外增加两个工艺光罩层次，急剧增加芯片成本。因此，如何提供一种能有效降低压焊盘的对地寄生电容，并可节省额外成本的集成电路的压焊盘结构及其工艺方法，即为各家业者亟待解决的课题。
技术实现思路
鉴于现有技术的种种缺失，本专利技术的主要目的，即在于提供一种能有效降低压焊盘的对地寄生电容，并可节省额外成本的集成电路的压焊盘结构及其工艺方法。为了达到上述目的及其他目的，本专利技术提供一种集成电路的压焊盘结构，包括P型硅衬底、隔离层、深N阱、P+有源区、N+有源区、第一介质层、第一金属层、第二介质层、第二金属层、第三介质层以及第三金属层。其中，隔离层形成在P型硅衬底上；深N阱形成在P型硅衬底与隔离层之间，且深N阱是以分布式图形注入形成在P型硅衬底中；P+有源区形成在P型硅衬底上及隔离层旁；N+有源区形成在深N阱中；第一介质层形成在隔离层上；第一金属层形成在第一介质层上，第一金属层分为第一区以及第二区，第一区通过一第一接触孔的金属连接P+有源区，第二区通过一第二接触孔的金属连接N+有源区；第二介质层形成在第一介质层上；第二金属层形成在第二介质层上；第三介质层形成在第二金属层上；以及第三金属层形成在第三介质层上。在一实施例中，分布式图形为方块、多边形、圆形或同心环型的重复图形。在一实施例中，相邻的分布式图形的间距是深N阱结深的0.5倍到1.6倍之间。在一实施例中，深N阱浮空或连接至一指定电位，指定电位在0V到集成电路中的最高电位之间。在一实施例中，深N阱中还包括一P型区域。在一实施例中，P型区域中还包括一N型区域。在一实施例中，第二介质层或第三介质层的厚度在15KA(千埃，1埃＝1Angstrom＝0.1纳米)至50KA之间。本专利技术还提供一种集成电路的压焊盘结构的工艺方法，包括以下步骤：在一P型硅衬底上形成隔离层；在隔离层旋涂光刻胶，并对光刻胶进行光刻以形成分布式图形注入窗口；进行掺杂注入以在P型硅衬底中形成深N阱，并移除光刻胶；进行热扩散，以令深N阱通过扩散相互交叠；在P型硅衬底上形成P+有源区，以及在深N阱上形成N+有源区；在隔离层上淀积形成第一介质层；对第一介质层光刻出分别对应P+有源区以及N+有源区的第一接触孔以及第二接触孔，并对第一接触孔以及第二接触孔填充金属；在第一介质层上淀积形成第一金属层，并对第一金属层光刻图形并形成分别对应第一接触孔与第二接触孔的第一区与第二区；在第一金属层上淀积形成第二介质层；在第二介质层上淀积形成第二金属层，并对第二金属层光刻图形；在第二金属层上淀积形成第三介质层；以及在第三介质层上淀积形成第三金属层。在一实施例中，分布式图形为方块、多边形、圆形或同心环型的重复图形。在一实施例中，集成电路的压焊盘结构的工艺方法还包括在第一金属层上淀积形成第二介质层之后，将第二介质层研磨到指定厚度，指定厚度在15KA至50KA之间。在一实施例中，集成电路的压焊盘结构的工艺方法还包括在第二金属层上淀积形成第三介质层之后，将第三介质层研磨到指定厚度，指定厚度在15KA至50KA之间。相较于现有技术，由于本专利技术的集成电路的压焊盘结构具有形成在P型硅衬底与隔离层之间的深N阱，且深N阱是以分布式图形注入形成在P型硅衬底中，深N阱可与P型硅衬底形成更淡掺杂的PN结，并因串入较小的PN结电容而使得压焊盘与P型硅衬底的寄生电容变小，另一方面则增加了第二介质层、第三介质层的厚度，从而降低介质电容，并可进一步降低寄生电容。此外，本专利技术的集成电路的压焊盘结构可通过现有的工艺改良后方便地实现，不会产生额外的工艺光罩层次，也不会增加成本，充分克服了现有技术中所具有的问题。附图说明图1为本专利技术一实施例的集成电路的压焊盘结构的架构示意图。图2为本专利技术一实施例的分布式图形注入区域的单元版图俯视示意图。图3为本专利技术一实施例的分布式图形注入区域的单元版图截面示意图。图4为本专利技术一实施例的集成电路的压焊盘结构的工艺方法的步骤流程图。图5为本专利技术另一实施例的集成电路的压焊盘结构的工艺方法的部分步骤流程图。符号说明：1集成电路的压焊盘结构10P型硅衬底11隔离层12深N阱13P+有源区14N+有源区15第一介质层16a第一金属层(第一区)16b第一金属层(第二区)17第二介质层18第二金属层19第三介质层20第三金属层21钝化层22铅锡焊球23第一接触孔24第二接触孔S1～S12步骤S9a、S11a步骤具体实施方式以下藉由特定的具体实施例说明本专利技术的实施方式，熟悉此技术的人士可由本说明书所揭示的内容轻易地了解本专利技术的其他优点与功效。本专利技术亦可藉由其他不同的具体实施例加以施行或应用。请参阅图1，图1为本专利技术一实施例的集成电路的压焊盘结构的架构示意图。如图所示，本专利技术的集成电路的压焊盘结构1，包括P型硅衬底10、隔离层11、深N阱12、P+有源区13、N+有源区14、第一介质层15、第一金属层16a、16b、第二介质层17、第二金属层18、第三介质层19以及第三金属层20。在其他的实施例中，本专利技术的集成电路的压焊盘结构1不局限于图1中三层金属的情况，可以是四层、五层等等更多金属层次的芯片。金属层介质(如第一介质层15、第二介质层17、第三介质层19)不限于最常用的氧化层介质，还包括low-K(低介电常数)材料介质层等等，此外，在最顶层的金属层之上，还可淀积形成钝化层21，以及在顶层金属的钝化层21压焊盘窗口里形成铅锡焊球22。如图1所示，隔离层11形成在P型硅衬底10上；深N阱12形成在P型硅衬底10与隔离层11之间，且深N阱12是以分布式图形注入形成在P型硅衬底10中；P+有源区13形成在P型硅衬底10上及隔离层11旁；N+有源区14形成在深N阱12中；第一介质层15形成在隔离层11上；第一金属层16a、16b形成在第一介质层15上，第一本文档来自技高网...

【技术保护点】
1.一种集成电路的压焊盘结构，其特征在于，所述集成电路的压焊盘结构包括：P型硅衬底；隔离层，形成在所述P型硅衬底上；深N阱，形成在所述P型硅衬底与所述隔离层之间，且所述深N阱是以分布式图形注入形成在所述P型硅衬底中；P+有源区，形成在所述P型硅衬底上及所述隔离层旁；N+有源区，形成在所述深N阱中；第一介质层，形成在所述隔离层上；第一金属层，形成在所述第一介质层上，所述第一金属层分为第一区以及第二区，所述第一区通过一第一接触孔的金属连接所述P+有源区，所述第二区通过一第二接触孔的金属连接所述N+有源区；第二介质层，形成在所述第一介质层上；第二金属层，形成在所述第二介质层上；第三介质层，形成在所述第二金属层上；以及第三金属层，形成在所述第三介质层上。

【技术特征摘要】
1.一种集成电路的压焊盘结构，其特征在于，所述集成电路的压焊盘结构包括：P型硅衬底；隔离层，形成在所述P型硅衬底上；深N阱，形成在所述P型硅衬底与所述隔离层之间，且所述深N阱是以分布式图形注入形成在所述P型硅衬底中；P+有源区，形成在所述P型硅衬底上及所述隔离层旁；N+有源区，形成在所述深N阱中；第一介质层，形成在所述隔离层上；第一金属层，形成在所述第一介质层上，所述第一金属层分为第一区以及第二区，所述第一区通过一第一接触孔的金属连接所述P+有源区，所述第二区通过一第二接触孔的金属连接所述N+有源区；第二介质层，形成在所述第一介质层上；第二金属层，形成在所述第二介质层上；第三介质层，形成在所述第二金属层上；以及第三金属层，形成在所述第三介质层上。2.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述分布式图形为方块、多边形、圆形或同心环型的重复图形。3.如权利要求2所述的集成电路的压焊盘结构，其特征在于，相邻的所述分布式图形的间距是所述深N阱结深的0.5倍到1.6倍之间。4.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述深N阱浮空或连接至一指定电位，所述指定电位在0V到集成电路中的最高电位之间。5.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述深N阱中还包括一P型区域。6.如权利要求5所述的集成电路的压焊盘结构，其特征在于，所述P型区域中还包括一N型区域。7.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述第二介质层或所述第三介质层的厚度在15KA至50KA之间。8....

【专利技术属性】
技术研发人员：吕宇强，王磊，倪胜中，
申请(专利权)人：帝奥微电子有限公司，
类型：发明
国别省市：江苏,32