集成电路的压焊盘结构及其工艺方法技术

一种集成电路的压焊盘结构及其工艺方法，集成电路的压焊盘结构包括P型硅衬底、隔离层、深N阱、P+有源区、N+有源区、第一介质层、第一金属层、第二介质层、第二金属层、第三介质层以及第三金属层，其中，深N阱是以分布式图形注入形成在P型硅衬底中，以及第一金属层分为第一区以及第二区，第一区通过一第一接触孔的金属连接P+有源区，第二区通过一第二接触孔的金属连接N+有源区。

The Structure and Technology of Pressure Welding Pad for Integrated Circuits

A pressure pad structure for integrated circuits and its process method include P-type silicon substrate, isolation layer, deep N well, P+active region, N+active region, first dielectric layer, first metal layer, second dielectric layer, second metal layer, third dielectric layer and third metal layer, in which deep N well is formed by distributed pattern injection into P-type silicon substrate, and The first metal layer is divided into the first zone and the second zone. The first zone connects the P + active zone through the metal of the first contact hole, and the second zone connects the N + active zone through the metal of the second contact hole.

【技术实现步骤摘要】
集成电路的压焊盘结构及其工艺方法
本专利技术涉及集成电路的压焊盘结构及其工艺方法，尤指一种应用于晶圆级芯片尺寸封装(WLCSP)的集成电路的压焊盘结构及其工艺方法。
技术介绍
一般而言，高速集成电路(IC)普遍采用了晶圆级芯片尺寸封装(WLCSP)，这样的封装方式能满足各种便携式产品的小尺寸、轻薄、数据传输稳定性以及散热等等的应用需求，然而这也带来一个严重的问题，就是芯片级封装大多采用植球方式，而焊球的直径一般在180um以上，这样就会要求芯片压焊盘(PAD)金属的长宽尺寸在200um以上，这样的压焊盘PAD的面积比普通的打线封装大很多(达到4～10倍)，这样就引入了比普通封装的到衬底大得多的寄生电容，可能会达到数百飞法(fF),而对于高速IC的输入信号，即频率会在800M到10G的之间信号而言，数百fF的输入电容会带来相当大的信号衰减。举例来说，对于高速开关IC,高速信号的传输从输入端到输出端会经过的两个压焊盘，那么压焊盘寄生电容加起来就有可能接近1皮法(pf),这将会成为产生信号衰减的主要因素。那么如何有效降低圆片级封装的压焊盘引入的对地寄生电容，降低高频下的信号衰减，成为该类高本文档来自技高网...

【技术保护点】
1.一种集成电路的压焊盘结构，其特征在于，所述集成电路的压焊盘结构包括：P型硅衬底；隔离层，形成在所述P型硅衬底上；深N阱，形成在所述P型硅衬底与所述隔离层之间，且所述深N阱是以分布式图形注入形成在所述P型硅衬底中；P+有源区，形成在所述P型硅衬底上及所述隔离层旁；N+有源区，形成在所述深N阱中；第一介质层，形成在所述隔离层上；第一金属层，形成在所述第一介质层上，所述第一金属层分为第一区以及第二区，所述第一区通过一第一接触孔的金属连接所述P+有源区，所述第二区通过一第二接触孔的金属连接所述N+有源区；第二介质层，形成在所述第一介质层上；第二金属层，形成在所述第二介质层上；第三介质层，形成在所述...

【技术特征摘要】
1.一种集成电路的压焊盘结构，其特征在于，所述集成电路的压焊盘结构包括：P型硅衬底；隔离层，形成在所述P型硅衬底上；深N阱，形成在所述P型硅衬底与所述隔离层之间，且所述深N阱是以分布式图形注入形成在所述P型硅衬底中；P+有源区，形成在所述P型硅衬底上及所述隔离层旁；N+有源区，形成在所述深N阱中；第一介质层，形成在所述隔离层上；第一金属层，形成在所述第一介质层上，所述第一金属层分为第一区以及第二区，所述第一区通过一第一接触孔的金属连接所述P+有源区，所述第二区通过一第二接触孔的金属连接所述N+有源区；第二介质层，形成在所述第一介质层上；第二金属层，形成在所述第二介质层上；第三介质层，形成在所述第二金属层上；以及第三金属层，形成在所述第三介质层上。2.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述分布式图形为方块、多边形、圆形或同心环型的重复图形。3.如权利要求2所述的集成电路的压焊盘结构，其特征在于，相邻的所述分布式图形的间距是所述深N阱结深的0.5倍到1.6倍之间。4.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述深N阱浮空或连接至一指定电位，所述指定电位在0V到集成电路中的最高电位之间。5.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述深N阱中还包括一P型区域。6.如权利要求5所述的集成电路的压焊盘结构，其特征在于，所述P型区域中还包括一N型区域。7.如权利要求1所述的集成电路的压焊盘结构，其特征在于，所述第二介质层或所述第三介质层的厚度在15KA至50KA之间。8....

【专利技术属性】
技术研发人员：吕宇强，王磊，倪胜中，
申请(专利权)人：帝奥微电子有限公司，
类型：发明
国别省市：江苏,32