含不对称结束单元的集成电路和含该集成电路的系统芯片技术方案

可提供一种集成电路和系统芯片，该集成电路包括：在第一方向上排列的第一宏块和第二宏块；以及第一宏块和第二宏块之间的多个单元。所述多个单元包括：至少一个第一结束单元，其邻近于第一宏块，并且在第一方向上具有第一宽度；至少一个第二结束单元，其邻近于第二宏块，并且在第一方向上具有与第一宽度不同的第二宽度；以及所述至少一个第一结束单元与所述至少一个第二结束单元之间的至少一个标准单元。

【技术实现步骤摘要】
含不对称结束单元的集成电路和含该集成电路的系统芯片相关申请的交叉引用本申请要求于2017年9月7日在韩国知识产权局提交的韩国专利申请No.10-2017-0114698的优先权，该申请的公开全文以引用方式并入本文中。
本公开的专利技术构思涉及集成电路，并且更具体地说，涉及包括不对称结束单元的集成电路和/或包括所述集成电路的系统芯片。
技术介绍
系统芯片是在单个芯片上集成计算机或电子系统的所有组件的集成电路。集成电路包括宏块和逻辑区域，并可基于标准单元进行设计。例如，标准单元可布置在逻辑区域中，并且标准单元也可布置在邻近的宏块之间的区域中。随着半导体元件的图案小型化，用于标准单元的面积减小，从而减小了集成电路的实施面积。因此，需要各种方法来减小集成电路的实施面积。
技术实现思路
根据本专利技术构思的示例实施例，一种集成电路可包括：在第一方向上排列的第一宏块和第二宏块；以及第一宏块与第二宏块之间的多个单元。所述多个单元可包括：至少一个第一结束单元，其邻近于第一宏块，并且在第一方向上具有第一宽度；至少一个第二结束单元，其邻近于第二宏块，并且在第一方向上具有与第一宽度不同的第二宽度；以及所述至少一个第一结束单元与所述至少一个第二结束单元之间的至少一个标准单元。根据本专利技术构思的示例实施例，一种集成电路可包括：在第一方向上排列的第一宏块和第二宏块；以及第一宏块与第二宏块之间的多个单元。所述多个单元可包括，第一结束单元，其邻近于第一宏块，并且在垂直于第一方向的第二方向上排列成一行，第一结束单元中的每一个在第一方向上具有第一宽度；第二结束单元，其邻近于第二宏块，并且在第二方向上排列成一行，第二结束单元中的每一个在第一方向上具有第一宽度，以及中心单元，其在第一结束单元与第二结束单元之间的区域中在第二方向上排列成一行。根据本专利技术构思的示例实施例，一种系统芯片可包括：应用处理器，其包括在第一方向上排列的第一宏块和第二宏块以及第一宏块和第二宏块之间的多个单元；以及存储器，其电连接至所述应用处理器。所述多个单元具有：第一结束单元，其邻近于第一宏块并且在垂直于第一方向的第二方向上排列成一行；以及第二结束单元，其在第二方向上排列成一行，并且相对于第一结束单元不对称地实施。附图说明将从以下结合附图的详细描述中更清楚地理解本专利技术构思的示例实施例，其中：图1是根据本专利技术构思的示例实施例的集成电路的框图；图2示出了根据本专利技术构思的示例实施例的集成电路的示例；图3A和图3B是示出图2中的第一结束单元的示例的布局；图4是沿着图3A中的线IVA-IVA'和线IVB-IVB'截取的剖视图；图5A和图5B是示出图2中的第二结束单元的示例的布局；图6示出了根据本专利技术构思的示例实施例的集成电路的示例；图7A和图7B是示出图6中的第一结束单元的示例的布局；图8A和图8B是示出图6中的第二结束单元的示例的布局；图9A和图9B示出了根据本专利技术构思的一些示例实施例的集成电路的示例；图10示出了根据本专利技术构思的示例实施例的集成电路的示例；图11A和图11B是示出图10中的中心单元的示例的布局；图12示出了根据本专利技术构思的示例实施例的集成电路的示例；图13A和图13B示出了根据本专利技术构思的一些示例实施例的集成电路的示例；图14是根据本专利技术构思的示例实施例的集成电路的框图；图15是图14中的虚线区XV的放大图；图16示出了根据本专利技术构思的示例实施例的集成电路的示例；图17是根据本专利技术构思的示例实施例的应用处理器的框图；图18是图17中的虚线区XVIII的放大图；以及图19是根据本专利技术构思的示例实施例的系统芯片的框图。具体实施方式下文中，将参照附图详细描述本专利技术构思的实施例。图1是根据本专利技术构思的示例实施例的集成电路100的框图。参照图1，集成电路100可包括第一宏块110和第二宏块120以及逻辑区域140。第一宏块110和第二宏块120可为各种硬宏知识产权(IP)。硬宏IP中的每一个都可指实施为具有用于执行所期望的电功能的固定布局和互连方式的可重用块。根据一些示例实施例，硬宏IP可被称作硬宏或宏单元。在示例实施例中，第一宏块110和第二宏块120中的至少一个可为存储器块(例如，静态随机存取存储器(SRAM))。可在逻辑区域140中布置多个标准单元，并且可以使用标准单元库实施逻辑区域140。根据一些示例实施例，逻辑区域140可被称作逻辑电路区域或数字逻辑电路区域。标准单元库可包括关于多个标准单元的信息，并且可存储在计算机可读存储介质中。标准单元可指布局大小满足期望(或可替换地，预定)规则的集成电路单元。标准单元的高度可为恒定的，并且标准单元的宽度可根据标准单元而有所不同。标准单元可包括布置在一行上的单高度单元和对应于多行的多高度单元。标准单元可包括输入引脚和输出引脚，可处理输入引脚接收的输入信号，并且可通过输出引脚输出输出信号。例如，标准单元可包括诸如与(AND)、或(OR)、或非(NOR)和反相器(INVERTER)的基本单元、诸如OR/AND/INVERTER(OAI)以及AND/OR/INVERTER(AOI)的复杂单元以及诸如主从触发器和锁存器的存储单元。可在第一宏块110与第二宏块120之间的第一区域150中布置多个单元，并且所述多个单元可包括标准单元和结束单元。结束单元可指布置在标准单元周围以减少附近单元所致的邻近效应的单元。例如，结束单元可布置在N型阱的边缘上。另外，结束单元可包括去耦电容器，从而降低集成电路100中的电压噪声。此外，结束单元可包括系头或抽头(例如，阱系头或阱抽头，或者衬底系头或衬底抽头)，从而可缓解或防止当对衬底/阱结处的二极管施加正向偏压时可能发生的闭锁。将参照图3A对结束单元进行更详细的描述。由于逻辑区域140在集成电路100中占有相当大的面积，所以可在标准单元周围对称地布置结束单元，以执行结束单元的上述功能，并且对标准单元和结束单元的布置的约束可不苛刻。在一些示例实施例中，在集成电路100中，第一宏块110与第二宏块120之间的第一区域150可显著变窄。因此，为了执行结束单元的上述功能，结束单元可不对称地布置在标准单元周围。因为第一区域150窄，所以当相同或对称的结束单元对称地布置在第一区域150的左边缘区和右边缘区中时，结束单元的去耦电容器、系头或抽头可彼此重叠。根据当前示例实施例，不对称结束单元可布置在第一区域150中。例如，布置在第一区域150中的一些结束单元可具有省略了冗余装置或特征的构造。因此，第一区域150的宽度与现有技术相比可减小，结果，集成电路100的实施面积与现有技术相比可减小。下文中，将参照图2至图13描述包括第一宏块110和第二宏块120以及第一区域150的虚线区REG1的各个示例实施例。图2示出了根据本专利技术构思的示例实施例的集成电路的示例100。参照图2，第一宏块110和第二宏块120可在第一方向(例如，X方向)上排列。在示例实施例中，第一宏块110和第二宏块120在第二方向(例如，Y方向)上的高度可彼此相等。在这种情况下，第二方向可为垂直于第一方向的方向。然而，本专利技术构思不限于此。在一些示例实施例中，第一宏块110和第二宏块120在第二方向(例如，Y方向)上的高度可彼此不同。在第一宏块110与第二宏块1本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：在第一方向上排列的第一宏块和第二宏块；以及所述第一宏块和所述第二宏块之间的多个单元，所述多个单元包括：至少一个第一结束单元，其邻近于所述第一宏块，所述至少一个第一结束单元在所述第一方向上具有第一宽度，至少一个第二结束单元，其邻近于所述第二宏块，所述至少一个第二结束单元在所述第一方向上具有与所述第一宽度不同的第二宽度，以及所述至少一个第一结束单元与所述至少一个第二结束单元之间的至少一个标准单元。

【技术特征摘要】
2017.09.07 KR 10-2017-01146981.一种集成电路，包括：在第一方向上排列的第一宏块和第二宏块；以及所述第一宏块和所述第二宏块之间的多个单元，所述多个单元包括：至少一个第一结束单元，其邻近于所述第一宏块，所述至少一个第一结束单元在所述第一方向上具有第一宽度，至少一个第二结束单元，其邻近于所述第二宏块，所述至少一个第二结束单元在所述第一方向上具有与所述第一宽度不同的第二宽度，以及所述至少一个第一结束单元与所述至少一个第二结束单元之间的至少一个标准单元。2.根据权利要求1所述的集成电路，其中，所述至少一个第一结束单元和所述至少一个第二结束单元中的仅一个包括抽头，所述抽头被构造为接收电源电压或地电压并将所述电源电压或所述地电压提供至有源区。3.根据权利要求1所述的集成电路，其中，所述至少一个第一结束单元包括：第一有源区；所述第一有源区上的抽头；以及所述抽头上的第一触点，所述第一触点在垂直于所述第一方向的第二方向上延伸，并且电连接至施加有电源电压的第一电源轨或者施加有地电压的第二电源轨。4.根据权利要求3所述的集成电路，其中，所述至少一个第一结束单元还包括：第二有源区；以及所述第二有源区上的虚设触点。5.根据权利要求3所述的集成电路，其中，所述至少一个第一结束单元还包括：第一栅极线，其在所述第二方向上彼此平行地延伸；以及第一阻挡层，其位于所述第一宏块与所述第一栅极线之间，并且在所述第二方向上延伸，其中，所述第一阻挡层在所述第一方向上的宽度大于所述第一栅极线中的每一个在所述第一方向上的宽度。6.根据权利要求3所述的集成电路，其中，所述至少一个第一结束单元还包括：第二触点，其在所述第一方向上邻近于所述第一触点，所述第二触点与所述第一触点形成电容器。7.根据权利要求3所述的集成电路，其中，所述至少一个第二结束单元包括：第三有源区；以及所述第三有源区上的虚设触点。8.根据权利要求7所述的集成电路，其中，所述至少一个第二结束单元还包括：第二栅极线，其在所述第二方向上彼此平行地延伸；以及第二阻挡层，其位于所述第二宏块与所述第二栅极线之间，并且在所述第二方向上延伸，其中，所述第二阻挡层在所述第一方向上的宽度大于所述第二栅极线中的每一个在所述第一方向上的宽度。9.根据权利要求1所述的集成电路，其中，所述第一宏块与所述至少一个第一结束单元在所述第一方向上彼此间隔开第一间隔，所述第二宏块与所述至少一个第二结束单元在所述第一方向上彼此间隔开第二间隔。10.根据权利要求1所述的集成电路，其中，所述第一宏块与所述至少一个第一结束单元在所述第一方向上邻接，或者所述第二宏块与所述至少一个第二结束单元在所述第一方向上邻接。11.根据权利要求1所述的集成电路，其中，所述至少一个第一结束单元包括在垂直于所述第一方向的第二方向上排列成一行的多个第一结束单元，并且所述至少一个第二结束单元包括在所述第二方向上排列成一行的多个第二结束单元。12.根据权利要求1所述的集成电路，还包括：第三宏块，其在垂直于所述第一方向的第二方向上邻近于所述第二宏块，其中，所述多个单元还包括邻近于所述第三宏块并且在所述第一方向上具有所述第二宽度的至少一个第三结束单元。13.根据权利要求1所述的集成电路，还包括：第三宏块，其在垂直于所述第一方向的第二方向上邻近于所述第一宏块，其中，所述多个单元还包括邻近于所述第三宏块并且在所述第一方向上具有所述第一宽度的至少一个第三结束单元。14.一种集成电路，包括：在第一方向上排列的第一宏块和第二宏块；以及所述第一宏块与所述第...

【专利技术属性】
技术研发人员：刘钟奎，金珉修，李大成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR