一种端口静电释放保护电路制造技术

本发明专利技术提供一种端口静电释放保护电路，包括低压选择电路和NMOS晶体管；低压选择电路的一个输入端和NMOS晶体管的漏极，均与待保护端口相连；低压选择电路的另一输入端和NMOS晶体管的源极均接地；低压选择电路的输出端与NMOS晶体管的栅极和衬底相连；并且，低压选择电路输出端输出的信号，为低压选择电路的两个输入端接收的信号中电位较低的信号。本发明专利技术通过增加低压选择电路，保证NMOS管的衬底电位始终是待保护端口和地之间的较低电位，当待保护端口接收到负电压信号时，NMOS晶体管的衬底与漏极之间的寄生二极管不会正向导通，避免NMOS管在工作时被烧毁的风险。

【技术实现步骤摘要】
一种端口静电释放保护电路
本专利技术涉及电力电子
，特别涉及一种端口静电释放保护电路。
技术介绍
传统的端口ESD(Electro-Staticdischarge，静电释放)保护电路，都是基于芯片正常工作时，端口信号为非负电压信号而设计的。如图1所示，其晶体管M1是不带DNW(DeepN-WELL，采用深n阱工艺在NWELL之下注入的一层N-)隔离的普通NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管，其栅极G、源极S以及衬底PW接GND电位，其漏极D直接接端口PAD。图1中，当端口PAD输入信号为正电压信号时，晶体管M1衬底PW与漏极D之间的寄生二极管(PN结)发生雪崩击穿，击穿电流流过衬底电阻，在衬底PW与源极S之间产生电压差，当电压差大到一定程度，使得衬底PW与源极S之间PN结导通，最终晶体管M1的寄生NPN三极管导通，寄生NPN三极管成为ESD电流的主要泄放通路，从而实现对内部电路的保护。然而实际应用中的某些应用场合，在芯片正常工作时，其端口输入信号可能会出现负电压，如果直接采用传统ESD保护电路，比如图1所示的端口ESD保护电路，当端口PAD输入信号为负电压信号时，由于晶体管M1的衬底PW直接接GND，则衬底PW与漏极D之间的寄生二极管有发生正向导通的风险，当压差较大时，会产生很大的漏电流，严重时甚至烧毁该晶体管。
技术实现思路
本专利技术提供一种端口静电释放保护电路，以解决现有技术中输入信号为负电压信号时存在安全隐患的问题。为实现上述目的，本申请提供的技术方案如下：一种端口静电释放保护电路，包括：低电压选择电路和NMOS晶体管；其中：所述低电压选择电路的一个输入端，和，所述NMOS晶体管的漏极，均与待保护端口相连；所述低电压选择电路的另一个输入端，和，所述NMOS晶体管的源极，均接地；所述低电压选择电路的输出端与所述NMOS晶体管的栅极和衬底相连；且所述低电压选择电路的输出端输出的信号，为所述低电压选择电路的两个输入端接收的信号中电位较低的信号。可选的，所述NMOS晶体管为带DNW隔离的NMOS晶体管。可选的，所述低电压选择电路包括：第一开关管和第二开关管；所述第二开关管的第一端，作为所述低电压选择电路的一个输入端，与所述待保护端口相连；所述第一开关管的第一端，作为所述低电压选择电路的另一个输入端，接地；所述第一开关管的控制端与所述待保护端口相连；所述第二开关管的控制端接地；所述第一开关管的第二端与所述第二开关管的第二端相连，连接点作为所述低电压选择电路的输出端。可选的，所述第一开关管和所述第二开关管均为：控制端电位高于第一端电位时导通的开关管。可选的，所述第一开关管和所述第二开关管均为NMOS晶体管。可选的，所述低电压选择电路包括：第一电阻和第二电阻；所述第一电阻设置于所述第二开关管的控制端及地之间；所述第二电阻设置于所述第一开关管的控制端及所述待保护端口之间。本专利技术提供的端口静电释放保护电路，由于低电平选择电路的输出端输出的信号为其两个输入端接收的信号中电位较低的信号，能够使得NMOS晶体管的衬底电位始终为待保护端口与地之间的较低电位；而NMOS晶体管的漏极与待保护端口相连，源极接地；因此，若正常工作情况下，待保护端口的输入信号为负电压信号，则该NMOS晶体管的衬底电位也将为该负电压信号的电压，进而不会出现衬底与漏极之间寄生二极管正向导通的情况，避免了漏电流的产生，以及，烧毁MOS管的风险。附图说明为了更清楚地说明本专利技术实施例或现有技术内的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述内的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是现有技术提供的一种端口静电释放保护电路的示意图；图2是本专利技术实施例公开的一种端口静电释放保护电路的示意图；图3是本专利技术另一实施例公开的一种端口静电释放保护电路的示意图；图4是本专利技术另一实施例公开的一种端口静电释放保护电路的示意图。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。为了解决现有技术中输入信号为负电压信号时存在安全隐患的问题，本专利技术实施例提供一种端口静电释放保护电路，具体结构可参见图2，包括：低压选择电路210和NMOS晶体管220；其中：低压选择电路210的一个输入端和NMOS晶体管220的漏极均与待保护端口PAD相连；低压选择电路210的另一个输入端和NMOS晶体管220的源极均接地。需要说明的是，NMOS晶体管220为带DNW隔离的NMOS晶体管。另外，为了更好地说明，将低压选择电路210中与带保护端口PAD相连的输入端记为低压选择电路210的第一输入端，将低压选择电路210中接地的输入端记为低压保护电路210的第二输入端。低压选择电路210的输出端与NMOS晶体管220的栅极和衬底相连。需要说明的是，低压选择电路210的输出端输出的信号，为低压选择电路210的两个输入端接收的信号中电位较低的信号。当待保护端口PAD接收到正电压信号时，由于低压选择电路210的第一输入端接收到的信号的电位高于第二输入端接收到的信号的电位，所以低压选择电路210的输出端输出的信号为低压选择电路210的第二输入端接收到的信号；因此，晶体管220的栅极和衬底的电位均为低压选择电路210的第二输入端接收到的信号中的电位，即地电平。因为NMOS晶体管220的衬底电位小于NMOS晶体管220的漏极的电位，所以NMOS晶体管220的漏极与NMOS晶体管220的衬底之间的寄生PN结被反向击穿，产生击穿电流；所述击穿电流流过NMOS晶体管220的衬底电阻，产生电压差；当所述电压差大于第一阈值电压时，NMOS晶体管220的衬底与NMOS晶体管220的源极之间的寄生PN结导通，使得NMOS管220的寄生NPN三极管导通；待保护端口PAD中积累的正电荷通过所述寄生NPN三极管泄放到地，从而达到保护内部电路的目的。当待保护端口PAD接收到负电压信号时，由于低压选择电路210的第一输入端接收到的信号的电位小于第二输入端接收到的信号的电位，所以低压选择电路210的输出端输出的信号为低压选择电路210的第一输入端接收到的信号；因此，晶体管220的栅极和衬底的电位均为待保护端口PAD接收到的负电压信号中的电位。因为NMOS晶体管220的衬底电位小于NMOS晶体管220的源极的电位，所以NMOS晶体管220的源极与NMOS晶体管220的衬底之间的寄生PN结被反向击穿，产生击穿电流；所述击穿电流流过NMOS晶体管220的衬底电阻，产生电压差；当所述电压差大于第二阈值电压时，NMOS晶体管220的衬底与NMOS晶体管220的漏极之间的寄生PN结导通，使得NMOS管220的寄生NPN三极管导通；待保护端口PAD中积累的负电荷通过所述寄生NPN三极管泄放到地，从而达到保护内部电路的目的。本实施例通过增加本文档来自技高网...

【技术保护点】
1.一种端口静电释放保护电路，其特征在于，包括：低电压选择电路和NMOS晶体管；其中：所述低电压选择电路的一个输入端，和，所述NMOS晶体管的漏极，均与待保护端口相连；所述低电压选择电路的另一个输入端，和，所述NMOS晶体管的源极，均接地；所述低电压选择电路的输出端与所述NMOS晶体管的栅极和衬底相连；且所述低电压选择电路的输出端输出的信号，为所述低电压选择电路的两个输入端接收的信号中电位较低的信号。

【技术特征摘要】
1.一种端口静电释放保护电路，其特征在于，包括：低电压选择电路和NMOS晶体管；其中：所述低电压选择电路的一个输入端，和，所述NMOS晶体管的漏极，均与待保护端口相连；所述低电压选择电路的另一个输入端，和，所述NMOS晶体管的源极，均接地；所述低电压选择电路的输出端与所述NMOS晶体管的栅极和衬底相连；且所述低电压选择电路的输出端输出的信号，为所述低电压选择电路的两个输入端接收的信号中电位较低的信号。2.根据权利要求1所述的端口静电释放保护电路，其特征在于，所述NMOS晶体管为带DNW隔离的NMOS晶体管。3.根据权利要求1所述的端口静电释放保护电路，其特征在于，所述低电压选择电路包括：第一开关管和第二开关管；所述第二开关管的第一端，作为所述低电压选择电路的一个输入端，与所述待保护端口相...

【专利技术属性】
技术研发人员：何均，张启帆，张海军，邵派，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：发明
国别省市：上海,31