一种检测闪存器件耦合率的器件及其制作方法技术

本发明专利技术提出一种检测闪存器件耦合率的器件制作方法，包括：在衬底上形成浅槽隔离和闪存单元的有源区，测试的单个浮栅器件引出的一侧有源区靠近引出端的尺寸变大；在衬底上形成阱区；在阱区域上方形成隧穿栅氧化层；在隧穿栅氧化层上方形成浮栅；对浮栅进行回刻蚀，增加耦合率；在浮栅上方形成浮栅介质层和控制栅，测试的单个浮栅器件引出的一侧有源区上方的控制栅靠近引出端的尺寸变大；对控制栅进行刻蚀，刻蚀出浮栅引出端，在测试的单个浮栅器件引出的一侧有源区上方去除控制栅；形成源漏极和侧墙结构；随后完成硅金化以及后续其它工艺过程，形成最终结构。本发明专利技术不用增加额外的模板或者光照就能实现对于浮栅结构器件的高准确性测试。

A Device for Measuring the Coupling Rate of Flash Memory Devices and Its Fabrication Method

The invention provides a device fabrication method for detecting the coupling rate of flash memory devices, which includes: shallow groove isolation and active region of flash memory unit are formed on the substrate, the size of active region near the lead-out end of the tested single floating gate device increases, a well area is formed on the substrate, a tunneling gate oxide layer is formed above the well area, a floating gate is formed above the oxide layer of the tunnel gate, and a floating gate is formed over the oxide layer of the tunnel gate. Re-etching to increase the coupling rate; forming floating gate dielectric layer and control gate above floating gate, the size of control gate above active area of one side of the tested floating gate device is larger near the lead-out end; etching the control gate, etching the lead-out end of floating gate, removing the control gate above the active area of one side of the tested floating gate device; forming source-drain and side wall junction. The final structure is formed by subsequent silicon metallization and other subsequent processes. The invention can achieve high accuracy test for floating gate structure devices without adding additional templates or illumination.

【技术实现步骤摘要】
一种检测闪存器件耦合率的器件及其制作方法
本专利技术涉及半导体集成电路制造领域，且特别涉及一种检测闪存器件耦合率的器件及其制作方法。
技术介绍
闪存(Flash)是一种电性可重复编程的只读存储器，由于其发展迅速，已经是存储器市场的支柱。闪存与其他非挥发性存储器相比，具有很多优点。与传统的电性可重复编程的只读存储器相比，闪存在进行电擦除和重复编程的工程中，并不需要在系统中加入额外的外部高电压，而且闪存具有存储单元密度大，集成度高，成本低的特点。目前，闪存由于其优良的性能，被厂泛的应用在移动通讯、数据处理、智能终端、嵌入式系统等高新技术产业，如个人电脑及其外部设备、汽车电子、网络交换机、互联网设备和仪器仪表，同时还包括新型的数码相机、个人数字助理、智能手机和平板电脑等。随着这些电子产品被越来越多的人们接受和使用，对闪存的功能、容量、功耗都提出了更高的要求。具有浮栅结构的闪存，具体就是在场效应晶体管(FET，FieldEffectTransistor)管中加入浮栅，通过浮栅中电子的状态来存储一个比特的信息，即“0”或者“1”。这种浮栅即位于控制栅和栅氧化层(Tunneloxide)之间，其中控制栅(CG)和浮栅(FG)由浮栅绝缘层隔开。为了提高存储器件的擦写速度，即加快电子隧穿栅氧化层的速度，我们可以通过两种方式：一种是，减薄栅氧化层的厚度，但这种方式会对数据保持(DataRetention)和耐久力(Endurance)有非常大的影响，为了保证器件可靠性，必须保证一定的栅氧化层厚度。另一种是，提高耦合率(CouplingRatio：即Vcg在浮栅上的分压)，通过增加浮栅绝缘层的电容的方式可以在不改变栅氧化层厚度的基础上提高栅氧化层上的分压，有效的增加耦合率，提高器件擦写速度。因此精确的检测闪存器件的耦合率至关重要。测试闪存器件(flashcell)耦合率(coulplingratio)的方法是浮栅结构(FG)器件的阈值电压(VTH(fg))与UV之后闪存器件的阈值电压(VTH(cg))相除。由于单一器件较小，为了排除工艺稳定性带来的影响，一般是很多阵列中选取一个作为检测的结构。具有浮栅结构的闪存器件的制作工艺流程比较特殊，传统的浮栅闪存单元的浮栅(FG)是和闪存单元的有源区(CAA)一起形成的，为了不增加额外的模板或光照，降低成本，浮栅结构器件的浮栅(FG)也只能通过有源区(CAA)形成。传统的浮栅器件结构，相当于闪存器件，在浮栅引出的那边下方必须有有源区，上方仍然有控制栅(CG)，这颗器件对于有源区和控制栅的工艺非常敏感，假如工艺发生偏差，有源区的尺寸大于控制栅的尺寸，所有阵列中的器件都有可能会联通，导致大的漏电，影响器件的测试结果。同时由于浮栅尺寸小而长，浮栅上方有控制栅，也不能形成硅金化物，因此其电阻较大，也会影响器件的准确性。传统的检测闪存器件耦合率的器件(FG器件)的制作步骤如图1a～图1d所示：(1)在衬底上形成浅槽隔离(STI)，以及闪存单元的有源区(CAA)，如图1a所示。(2)在上述衬底上形成阱区。(3)在上述阱区域上方形成隧穿栅氧化层(Tunneloxide)。(4)在上述隧穿栅氧化层上方形成浮栅(FG)。(5)浮栅(FG)回刻蚀，增加耦合率。(6)在上述浮栅(FG)上方分别形成浮栅(FG)介质层，以及控制栅(CG)，如图1b所示。(7)在上述控制栅(CG)，刻蚀完成之后，通过外围逻辑器件的栅极模板刻蚀出浮栅(FG)引出端，如图1c所示。(8)形成源漏极，侧墙。(9)随后完成硅金化等其它工艺过程，形成最终结构，如图1d所示。
技术实现思路
本专利技术提出一种检测闪存器件耦合率的器件及其制作方法，本专利技术的结构与传统的结构相比，不用增加额外的模板或者光照就能实现对于浮栅结构器件的高准确性测试。为了达到上述目的，本专利技术提出一种检测闪存器件耦合率的器件制作方法，包括下列步骤：在衬底上形成浅槽隔离，以及闪存单元的有源区，所要测试的单个浮栅器件要引出的一侧结构的有源区，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；在上述衬底上形成阱区；在上述阱区域上方形成隧穿栅氧化层；在上述隧穿栅氧化层上方形成浮栅；对浮栅进行回刻蚀，增加耦合率；在上述浮栅上方分别形成浮栅介质层，以及控制栅，所要测试的单个浮栅器件要引出的一侧结构的有源区上方的控制栅，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；对控制栅进行刻蚀，同时刻蚀出浮栅引出端，在所要测试的单个浮栅器件要引出的一侧结构的有源区上方去除控制栅；在上述结构上形成源漏极，以及侧墙结构；随后完成硅金化以及后续其它工艺过程，形成最终结构。进一步的，所述要测试的单个浮栅器件要引出的一侧结构的有源区的数量为1个以上。进一步的，所述要测试的单个浮栅器件要引出的一侧结构上的控制栅的数量与其下方的有源区数量保持一致。进一步的，所述控制栅的尺寸与其下方的有源区保持一致。进一步的，所述浮栅引出端通过外围逻辑器件的栅极模板刻蚀出。本专利技术还提出一种检测闪存器件耦合率的器件，包括：半导体衬底；浅槽隔离，以及闪存单元的有源区，和阱区，形成于所述半导体衬底上；隧穿栅氧化层，形成于所述阱区上方；浮栅，形成于所述隧穿栅氧化层上方，所述浮栅上方分别形成有浮栅介质层，以及控制栅；浮栅引出端，通过刻蚀有源区上方的控制栅后形成，其中，所要测试的单个浮栅器件要引出的一侧结构的有源区，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸。进一步的，所述要测试的单个浮栅器件要引出的一侧结构的有源区的数量为1个以上。进一步的，所述浮栅引出端通过外围逻辑器件的栅极模板刻蚀出。本专利技术提供了一种检测闪存器件耦合率的器件(FG器件)以及其制作方法，本专利技术的结构与传统的结构相比，不用增加额外的模板或者光照就能实现对于浮栅结构器件的高准确性测试。附图说明图1a～图1d所示为传统的检测闪存器件耦合率的器件(FG器件)的制作步骤。图2所示为本专利技术较佳实施例的检测闪存器件耦合率的器件制作方法流程图。图3a～图3d所示为本专利技术较佳实施例的检测闪存器件耦合率的器件制作方法结构图。具体实施方式以下结合附图给出本专利技术的具体实施方式，但本专利技术不限于以下的实施方式。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。请参考图2，图2所示为本专利技术较佳实施例的检测闪存器件耦合率的器件制作方法流程图。本专利技术提出一种检测闪存器件耦合率的器件制作方法，包括下列步骤：步骤S100：在衬底上形成浅槽隔离，以及闪存单元的有源区，所要测试的单个浮栅器件要引出的一侧结构的有源区，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；步骤S200：在上述衬底上形成阱区；步骤S300：在上述阱区域上方形成隧穿栅氧化层；步骤S400：在上述隧穿栅氧化层上方形成浮栅；步骤S500：对浮栅进行回刻蚀，增加耦合率；步骤S600：在上述浮栅上方分别形成浮栅介质层，以及控制栅，所要测试的单个浮栅器件要引出的一侧结构的有源区上方的控制栅，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；步骤S700：对控制栅进行刻蚀，同时刻蚀出浮栅引出端，在所要测试的单个浮栅器件要引出的一侧结构的本文档来自技高网...

【技术保护点】
1.一种检测闪存器件耦合率的器件制作方法，其特征在于，包括下列步骤：在衬底上形成浅槽隔离，以及闪存单元的有源区，所要测试的单个浮栅器件要引出的一侧结构的有源区，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；在上述衬底上形成阱区；在上述阱区域上方形成隧穿栅氧化层；在上述隧穿栅氧化层上方形成浮栅；对浮栅进行回刻蚀，增加耦合率；在上述浮栅上方分别形成浮栅介质层，以及控制栅，所要测试的单个浮栅器件要引出的一侧结构的有源区上方的控制栅，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；对控制栅进行刻蚀，同时刻蚀出浮栅引出端，在所要测试的单个浮栅器件要引出的一侧结构的有源区上方去除控制栅；在上述结构上形成源漏极，以及侧墙结构；随后完成硅金化以及后续其它工艺过程，形成最终结构。

【技术特征摘要】
1.一种检测闪存器件耦合率的器件制作方法，其特征在于，包括下列步骤：在衬底上形成浅槽隔离，以及闪存单元的有源区，所要测试的单个浮栅器件要引出的一侧结构的有源区，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；在上述衬底上形成阱区；在上述阱区域上方形成隧穿栅氧化层；在上述隧穿栅氧化层上方形成浮栅；对浮栅进行回刻蚀，增加耦合率；在上述浮栅上方分别形成浮栅介质层，以及控制栅，所要测试的单个浮栅器件要引出的一侧结构的有源区上方的控制栅，其靠近引出端的尺寸大于连接于浮栅器件一端的尺寸；对控制栅进行刻蚀，同时刻蚀出浮栅引出端，在所要测试的单个浮栅器件要引出的一侧结构的有源区上方去除控制栅；在上述结构上形成源漏极，以及侧墙结构；随后完成硅金化以及后续其它工艺过程，形成最终结构。2.根据权利要求1所述的检测闪存器件耦合率的器件制作方法，其特征在于，所述要测试的单个浮栅器件要引出的一侧结构的有源区的数量为1个以上。3.根据权利要求1所述的检测闪存器件耦合率的器件制作方法，其特征在于，所述要测试的单个浮栅器件要引出的...

【专利技术属性】
技术研发人员：李娟娟，田志，陈昊瑜，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31