功率器件及其制造方法技术

本公开涉及一种功率器件，包括：衬底；第一外延层，设置于所述衬底上；第二外延层，设置于所述第一外延层上；多个第一体区，设置于所述第二外延层中；多个第二体区，设置于相应第一体区的下方；其中，所述多个第二体区从所述第二外延层向下延伸到所述第一外延层中，所述多个第二体区的底部位于所述第一外延层中。

【技术实现步骤摘要】
功率器件及其制造方法
本公开涉及半导体领域，具体地，涉及一种功率器件及其制造方法以及包括这种功率器件的电子设备。
技术介绍
传统功率器件(例如，VDMOS)为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，这带来的直接后果是导通电阻急剧增大。为了克服上述问题，超结功率器件(例如，超结MOSFET)越来越受到重视。超结MOSFET基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结MOSFET采用多个柱状体区替代传统功率器件中低掺杂漂移层作为电压维持层，达到提高击穿电压并降低导通电阻的目的。超结功率器件需要进一步提高击穿电压，因此需要进一步增加柱状体区的长度和外延层的厚度和电阻率。当击穿电压需求进一步升高到一定值(如900V以上)时，超结功率器件的工艺控制难度提高、产品良率和可靠度变得不稳定，同时导通电阻也会急剧增加，因此高击穿电压的超结功率器件变的难以实现。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的功率器件及其制造方法以及包括这种功率器件的电子设备。根据本公开的一个方面，提供了一种半导体器件，包括：衬底；第一外延层，设置于所述衬底上；第二外延层，设置于所述第一外延层上；多个第一体区，设置于所述第二外延层中；多个第二体区，设置于相应第一体区的下方；其中，所述多个第二体区从所述第二外延层向下延伸到所述第一外延层中，所述多个第二体区的底部位于所述第一外延层中。其中，所述第二体区为柱状体，且所述第二体区的掺杂浓度小于所述第一体区的掺杂浓度。所述功率器件还包括：多个第三体区，设置于相应第二体区的下方且与第二体区的底部接触。其中，所述第三体区的掺杂浓度小于所述第一体区和第二体区的掺杂浓度。其中，所述第一体区、所述第二体区和所述第三体区均具有第二导电类型。所述功率器件还包括形成在所述第一体区中的第一导电类型的源区和形成在所述衬底中的第一导电类型的漏区。其中，第一外延层和第二外延层均具有第一导电类型，且第一外延层的掺杂浓度大于第二外延层的掺杂浓度。根据本公开的另一个方面，提供了一种功率器件的制造方法，包括：在衬底上外延第一外延层；在第一外延层上外延第二外延层；在所述第二外延层上形成硬掩膜层，对所述硬掩膜层进行刻蚀形成多个开口；针对所述多个开口的位置对所述第二外延层和第一外延层的进行刻蚀形成多个深沟槽，所述深沟槽送所述第二外延层延伸到所述第一外延层中；在所述多个深沟槽的底部进行掺杂注入，形成多个第三体区；对所述多个深沟槽进行外延掺杂生长，形成多个柱状的第二体区；在所述第二外延层内形成多个第一体区。所述的功率器件的制造方法还包括：在所述第一体区内形成源区；对所述衬底底部进行背面减薄和背面金属层制作，形成漏区。根据本公开的又一个方面，提供了一种电子设备，包括至少部分地由前述任意一项的功率器件形成的集成电路。所述电子设备还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。所述电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。由此本公开的功率器件形成具有双层衬底外延层和多个体区的超结结构，由此利用柱状体底部增加独立体区的结构有效调节电荷平衡和器件内部电场分布，在降低导通电阻的基础上同时可以提高晶体管雪崩耐量和反向恢复特性。因此，本公开的功率器件可以实现极高的击穿电压，同时保持较低的导通电阻。附图说明当结合以下附图考虑时，通过参考详细描述和权利要求可以得到对主题的更完整的理解，其中相同的附图标记在所有附图中指代相似的元件。图1-9是示出了制造根据本公开的一个实施例的功率器件的过程的各步骤的横截面图；图10是示出了根据本公开的另一个实施例的功率器件的横截面图；图11是示出了制造根据本公开的实施例的功率器件的流程图。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开实施例的功率器件(例如，超结功率器件)可以包括半导体源区、半导体漏区、栅极以及体区结构。其中，在衬底上顺序外延有第一外延层和第二外延层。第一外延层和第二外延层可以分别进行掺杂，第一外延层的掺杂浓度可以大于第二外延层的掺杂浓度。衬底、第一外延层和第二外延层均可以为第一导电类型，例如N型。在第二外延层上可以形成有平面栅极结构，该平面栅极结构可以包括栅极以及位于栅极的底表面与第二外延层的上表面之间的栅极绝缘层。栅极例如可以是多晶硅栅。栅极绝缘层可以由二氧化硅或高K电介质材料制成。在第一和第二外延层中可以形成体区结构，该体区结构可以包括第一体区、第二体区和第三体区。所述第一体区可以从第二外延层的上表面向下延伸且形成在第二外延层中。所述第二体区可以在所述第一体区下方形成且与所述第一体区的底部接触，所述第二体区可以从所述第二外延层向下延伸到所述第一外延层中，即，第二体区可以越过所述第一外延层与所述第二外延层之间的界面。所述第三体区可以形成在所述第二体区下方且形成在所述第一外延层中。所述第三体区可以与所述第二体区的底部接触。所述第一体区、第二体区和第三体区均可以为第二导电类型，例如P型。所述第一体区、第二体区和第三体区的掺杂浓度顺序减小，即，所述第二体区的掺杂浓度小于所述第一体区的掺杂浓度，所述第三体区的掺杂浓度小于所述第二体区的掺杂浓度。其中，所述第一体区的掺杂浓度范围为5×1015cm-3至1×1019cm-3，例如，可以采用5×1016cm-3的掺杂浓度；所述第二体区的掺杂浓度范围为5×1014cm-3至1×1016cm-3，例如，可以采用5×1015cm-3的掺杂浓度；所述第三体区的掺杂浓度范围为1×1014cm-3至1×1016cm-3，例如，可以采用1×1015cm-3的掺杂浓度。所述第一体区形成为阱状形状，即第一体区可以用作阱。所述第二体区形成为柱状形状，即，第二体区也可以成为柱状体区，柱状体区的长度可以根据实际需要调整。第三体区形成为掩埋于第一外延层中的囊状形状。此外，在用作阱的第一体区中可以形成源区，衬底可以进行减薄以用作漏区。该功率器件还可以包括位于衬底背面的导电金属层，所述导电金属层形成在减薄后的衬底的背面上以用作漏极电极。在第一体区和源区的上方还可以形成有导电金属层，该导电金属层与第一体区和源区接触以用作源极电极。本公开可以各种形式呈现，以下将描述其中一些示本文档来自技高网...

【技术保护点】
1.一种功率器件，包括：衬底；第一外延层，设置于所述衬底上；第二外延层，设置于所述第一外延层上；多个第一体区，设置于所述第二外延层中；多个第二体区，设置于相应第一体区的下方；其中，所述多个第二体区从所述第二外延层向下延伸到所述第一外延层中，所述多个第二体区的底部位于所述第一外延层中。

【技术特征摘要】
1.一种功率器件，包括：衬底；第一外延层，设置于所述衬底上；第二外延层，设置于所述第一外延层上；多个第一体区，设置于所述第二外延层中；多个第二体区，设置于相应第一体区的下方；其中，所述多个第二体区从所述第二外延层向下延伸到所述第一外延层中，所述多个第二体区的底部位于所述第一外延层中。2.根据权利要求1所述的功率器件，其中，所述第二体区为柱状体，且所述第二体区的掺杂浓度小于所述第一体区的掺杂浓度。3.根据权利要求1所述的功率器件，还包括：多个第三体区，设置于相应第二体区的下方且与第二体区的底部接触。4.根据权利要求3所述的功率器件，其中，所述第三体区的掺杂浓度小于所述第一体区和第二体区的掺杂浓度。5.根据权利要求1-4中任一项所述的功率器件，其中，所述第一体区、所述第二体区和所述第三体区均具有第二导电类型。6.根据权利要求1所述的功率器件，还包括形成在所述第一体区中的第一导电类型的源区和形成在所...

【专利技术属性】
技术研发人员：杨东林，刘侠，陈文高，
申请(专利权)人：上海昱率科技有限公司，
类型：发明
国别省市：上海,31