半导体装置中的肖特基位障的控制方法包括：形成合金层于半导体基板的第一表面上，且合金层至少包括第一元素与第二元素。半导体基板为第一元素为主的半导体基板，且第一元素与第二元素为IV族元素。对合金层与第一元素为主的半导体基板进行第一热退火。第一热退火使合金层中的第二元素朝合金层的表面迁移。在第一热退火之后，形成肖特基接点层于合金层上。
Control Method of Schottky Barrier in Semiconductor Device
The control method of Schottky barrier in a semiconductor device includes forming an alloy layer on the first surface of a semiconductor substrate, and the alloy layer includes at least the first element and the second element. Semiconductor substrates are mainly composed of the first element, and the first element and the second element are IV group elements. The first thermal annealing was carried out on the alloy layer and the semiconductor substrate with the first element as the main component. The first thermal annealing causes the second element in the alloy layer to migrate towards the surface of the alloy layer. After the first thermal annealing, a Schottky contact layer is formed on the alloy layer.
【技术实现步骤摘要】
半导体装置中的肖特基位障的控制方法
本专利技术实施例关于肖特基位障半导体装置与其形成工艺。
技术介绍
尽管锗在互补式金属氧化物半导体晶体管或存储存储器中具有高潜力，但非欧姆或高电阻率的接点(如电阻率高于10-4Ω·cm)为其应用阻碍。互补式金属氧化物半导体应用上的锗与锗选择二极管可用于存储存储器，需要低接点电阻率。对光学与电子装置而言，沉积金属于半导体材料上以作为电性接点。在金属与半导体的接面处，将形成电位障碍如所知的肖特基位障(Schottkybarrierheight，SBH)。肖特基位障即平均电子反向浮动穿过位障所需的能量，很大程度上取决于金属及半导体之间的功函数能量差异。对金属/n型锗(或锗锡)接面而言，不论整合至半导体装置中的掺杂等级或采用的金属为何，锗的肖特基位障为约0.55电子伏特。
技术实现思路
本专利技术一实施例提供半导体装置中的肖特基位障的控制方法，包括：形成合金层于半导体基板的表面上，且合金层至少包括第一元素与第二元素；其中半导体基板为第一元素为主的半导体基板，且第一元素与第二元素为IV族元素；对合金层与第一元素为主的半导体基板进行第一热退火，其中第一热退火使合金层中的第二元素朝合金层的表面迁移；以及在第一热退火之后，形成肖特基接点层于合金层上。附图说明图1是本专利技术一实施例中，半导体装置的等角视图。图2是本专利技术一实施例中，半导体装置的制作方法的流程图。图3是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的等角视图。图4是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的等角视图。图5是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的等角视图。图6是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的等角视图。图7是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的等角视图。图8是本专利技术一实施例中，半导体装置的制作方法的流程图。图9是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的等角视图。图10是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的等角视图。图11是本专利技术一实施例中，半导体装置的制作方法的流程图。图12是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图13是本专利技术一实施例中，半导体装置的制作方法的流程图。图14是本专利技术一实施例中，半导体装置的制作方法的流程图。图15是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图16是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图17是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图18是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图19是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图20是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图21是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图22是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图23是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图24是本专利技术一实施例中，半导体装置的工艺的多种阶段的一的剖视图。图25是本专利技术一实施例中，热退火温度与肖特基位障之间的关系图。附图标记说明：10、10’半导体装置15、15’半导体基板20、20’合金层25、25’欧姆接点层30、30’肖特基接点层35、35’界面层50第一热退火步骤55第二热退火步骤60第三热退火步骤70、70’、75、75’导线100、200、300、400、500方法S110、S120、S130、S210、S220、S230、S240、S310、S320、S330、S340、S350、S360、S410、S420、S430、S440、S450、S510、S520、S530、S540、S550步骤具体实施方式可以理解的是，下述内容提供的不同实施例或实例可实施本专利技术的不同结构。特定构件与排列的实施例是用以简化本专利技术而非局限本专利技术。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本专利技术的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。可采用不同比例任意示出多种结构，以简化及清楚说明。此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。此外，用语“组成为”的意思可为“包括”或“由...组成”。在本专利技术一实施例中，接点电阻率指的是两种不同类型的材料接触而产生的总电阻。举例来说，上述接点可为n型锗半导体材料与电阻率小于1×10-2Ω·cm的材料(如金属或金属硅化物)之间的接点。接点电阻率为导电材料-半导体的界面的电阻率。另一方面，本质电阻率为每一材料的固有性质。一般而言，欧姆接点为制备于半导体装置上的区域，且装置的电流-电压曲线为线性且对称。若电流-电压特性为非线性且非对称，接点则非欧姆接点而为肖特基接点。低电阻且稳定的接点为集成电路效能与可信度的关键，且接点的制备与特性为制作电路的主要努力方向。由于费米等级钉扎与锗中予体的低活化能，n型锗(单晶或多晶)与电阻率小于1×10-2Ω·cm的材料之间的电性接点通常具有高电阻率(大于10-4Ω·cm)。对多种技术成长的锗锡为主装置(或锗为主装置)而言，不同的金属如铝、金、铒、钆、铪、镧、镍、铂、钪、钛、钇、镱、锆、或上述的组合可用于制作电性接点。这些金属的形成方法可为不同的沉积技术，比如电子束蒸镀、原子层沉积、或适于形成结晶层的任何其他沉积/成长技术。在金属/n型锗上进行电性(如电流-电压、温度相关的电流-电压、与电容-电压等性质)的电性测量，可知肖特基位障为约0.55eV。本专利技术实施例提供金属/合金/基板上的肖特基位障的控制方法。在一些实施例中，合金为n型半导体合金，其包括第一元素与第二元素。在一些实施例中，第一元素与第二元素为IV族元素。在本专利技术一实施例中，IV族元素包含碳、硅、锗、或锡。在本专利技术一些实施例中，第一元素为锗，而第二元素为锡。在一些实施例中，上述方法控制金属/n型锗锡/n型锗为主的基板上的肖特基位障。在一些实施例中，可减少肖特基位障。本专利技术实施例提供的步骤，可在沉积金属层之前，于一温度范围中热退火合金层/基板。退火使第二元素的原子朝合金层的表面迁移，形成的薄合金层其第二元素组成高于下方的合金膜其第二元素组成。如此一来，金属/合金界面层包含实质数量的第二元素，导致完成的半导体装置具有不同功函数与较低位障。肖特基位障可决定不同应用的多种半导体装置的电性。举例来说，肖特基二极管中的位障可调整电性。本专利技术一些实施例以热退火步骤提供可调的较低肖特基位障，其为一些应用所需。本专利技术一实施例的半导体装置10如图1所示。半导体装置10包含薄的合金层20，其具有第一元素与第二元素。第一元素与第二元素为IV族元素。薄的合金层20位于半导体基板15上。在一些实施例中，第一元素与第二元素各自为碳、硅、锗、或锡。在一本文档来自技高网...
【技术保护点】
1.一种半导体装置中的肖特基位障的控制方法，包括：形成一合金层于一半导体基板的一表面上，且该合金层至少包括一第一元素与一第二元素；其中该半导体基板为一第一元素为主的半导体基板，且该第一元素与该第二元素为IV族元素；对该合金层与该第一元素为主的半导体基板进行一第一热退火，其中该第一热退火使该合金层中的该第二元素朝该合金层的一表面迁移；以及在该第一热退火之后，形成一肖特基接点层于该合金层上。
【技术特征摘要】
2017.06.30 US 62/527,916;2018.04.27 US 15/964,9911.一种半导体装置中的肖特基位障的控制方法，包括：形成一合金层于一半导体基板的一表面上，且该合金...
【专利技术属性】
技术研发人员：郑鸿祥，潘正圣，
申请(专利权)人：台湾积体电路制造股份有限公司，郑鸿祥，
类型：发明
国别省市：中国台湾,71
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