一种介质超结MOS型功率半导体器件及其制备方法技术

本发明专利技术提供一种介质超结MOS型器件及其制备方法，属于半导体功率器件技术领域。本发明专利技术通过在传统横向MOS型器件的漂移区中引入深介质沟槽、多晶硅槽和缓冲层。深介质沟槽的引入使得器件形成U型导电通道，在同样器件长度下情况下有效增加了漂移区的长度；多晶硅槽沿深介质沟槽延伸方向与漂移区交替相接形成三维介质超结结构，在器件阻断时通过多维耗尽作用来提高漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制，改善了漂移区的电场分布，提高器件击穿电压的同时也降低了器件的比导通电阻/导通压降。缓冲层的引入能够提高三维介质超结结构的电荷平衡特性，从而进一步提高器件的性能和可靠性。

【技术实现步骤摘要】
一种介质超结MOS型功率半导体器件及其制备方法
本专利技术属于功率半导体器件
，具体涉及一种介质超结MOS型功率半导体器件及其制备方法。
技术介绍
随着电子技术的快速发展，对于高压可集成的功率MOS型器件提出了迫切的需求。横向双扩散金属氧化物半导体场效应晶体管(LDMOS)以及横向绝缘栅双极晶体管(LIGBT)器件凭借其热稳定性好，增益高，噪声低，与CMOS工艺兼容度高的优势，被广泛使用于大规模集成电路中，成为功率集成电路发展必不可少的一部分。对于传统的LDMOS(如图1所示)和LIGBT器件，如果要增加器件的耐压能力，就必须增大漂移区长度来提高器件耐压能力，然而这样会使器件的导通电阻/导通压降增大，功耗增加，芯片面积增大，成本增加。虽然，业界通过在漂移区中引入双重降低表面电场(RESURF)的作用，但器件性能的提升十分有限。
技术实现思路
为了解决现有技术存在的不足，本专利技术提供一种横向MOS型器件及其制备方法，通过在传统横向MOS型器件(LDMOS器件/LIGBT器件)的漂移区中引入深介质沟槽形成U型导电通道，在此基础上引入沿深介质沟槽横向延伸方向与漂移区相接且交替排列的多晶硅槽，形成三维介质超结结构，进一步在漂移区中相对多晶硅槽的另一侧引入与漂移区掺杂类型相反的半导体区域以提供三维电荷补偿作用，在器件阻断时通过多维耗尽作用来提高漂移区的掺杂浓度，并使深沟槽两侧的漂移区宽度不受掺杂剂量的限制，改善了漂移区的电场分布，提高器件击穿电压的同时也降低了器件的比导通电阻/导通压降。进一步通过引入缓冲层来提高三维介质超结结构的电荷平衡特性，从而进一步提高器件的性能和可靠性。本专利技术采用的技术方案如下：本专利技术提供一种MOS型功率半导体器件，具体是一种具有介质超结结构的横向扩散金属氧化物半导体器件(LDMOS器件)：一种介质超结LDMOS器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极16和衬底正面的第一导电类型半导体漂移区10；第一导电类型半导体漂移区10一侧顶层设置有第一导电类型半导体漏区9，第一导电类型半导体漏区9的上表面设置有漏电极5；第一导电类型半导体漂移区10另一侧顶层设置有MOS结构，所述MOS结构包括第二导电类型半导体体区7、第一导电类型半导体源极区6、第二导电类型半导体接触区8、源电极3和沟槽栅结构；沟槽栅结构包括沟槽栅电极1以及设置在沟槽栅电极1侧面和底面的沟槽栅介质层2；第二导电类型半导体体区7设置在沟槽栅结构与第一导电类型半导体漏区9之间且紧邻沟槽栅结构设置；第二导电类型半导体体区7和其下方的第一导电类型半导体漂移区10通过沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8并排设置在第二导电类型半导体体区7的顶层，其中第一导电类型半导体源极区6通过侧面的沟槽介质层2与沟槽栅电极1相接触；第一导电类型半导体源极区6和第二导电类型半导体接触区8的上表面设置有源电极3；源电极3与沟槽栅电极1通过介质层相隔离；其特征在于：衬底与第一导电类型半导体漂移区10之间设置有第一导电类型半导体缓冲层13第一导电类型半导体缓冲层13的下表面与衬底的上表面重合，第一导电类型半导体缓冲层13的上表面与第一导电类型半导体漂移区10的下表面重合；沟槽栅结构与第一导电类型半导体漏区9之间的第一导电类型半导体漂移区10中设置有深介质沟槽4；深介质沟槽4的侧面与第二导电类型半导体接触区8和第二导电类型半导体体区7相接触；所述第一导电类型半导体漂移区10中还设置有多晶硅槽所述多晶硅槽包括多晶硅11和设置在多晶硅柱侧面和底面的绝缘介质层12，所述多晶硅槽沿深介质沟槽4横向延伸方向与第一导电类型半导体漂移区10相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与第一导电类型半导体漏区9的上表面平齐，其下表面与第一导电类型半导体漂移区10的下表面平齐；；多晶硅11直接与源电极3或沟槽栅电极1相接触，并通过绝缘介质层12与第一导电类型半导体漂移区10、第一导电类型半导体缓冲层13和漏电极5相接触。进一步的，本专利技术可以采用SOI层作为衬底，所述SOI层具体包括自下而上依次层叠设置的第二导电类型半导体层15、埋氧层14和第一导电类型半导体缓冲层13形成，也可以直接采用第二导电类型半导体层15作为衬底。进一步的，本专利技术器件所用半导体的材料可以选自硅、锗、碳化硅、氮化镓、三氧化二镓或者金刚石。进一步的，所述深介质沟槽具体是通过在深沟槽内填充介质材料所形成。进一步的，所述多晶硅槽具体是通过在沟槽内填充多晶硅材料所形成。进一步的，深介质沟槽4的纵向深度可以等于或者大于第一导电类型半导体漂移区10的结深，即深介质沟槽4可以延伸到第一导电类型半导体漂移区10，与第一导电类型半导体漂移区10的下表面重合，也可以延伸到第一导电类型半导体缓冲层13中。进一步的，深介质沟槽4纵向深度大于其宽度，即深介质沟槽4的横纵比小于1。进一步的，多晶硅槽的纵向深度可以大于深介质沟槽4的纵向深度，也可以小于深介质沟槽4的纵向深度，还可以等于深介质沟槽4的纵向深度。进一步的，多晶硅11通过侧面的沟槽栅介质层2与沟槽栅电极1接触。进一步的，多晶硅11通过绝缘介质层12与源电极3接触。进一步的，第一导电类型半导体漂移区浓度可以是均匀掺杂的也可以沿金属化漏极5至金属化源极3方向递减。进一步的，第二导电类型半导体体区7的结深小于沟槽栅电极1的深度。进一步的，多晶硅槽贯穿深介质沟槽4。进一步的，沟槽栅电极1的纵向深度小于深介质沟槽4的纵向深度。进一步的，第一导电类型半导体漂移区10中还设置有第二导电类型半导体柱区17，第二导电类型半导体柱区17沿深介质沟槽4横向与第一导电类型半导体漂移区10相接且夹设在两侧第一导电类型半导体漂移区10之间以避免与多晶硅槽接触，并且第二导电类型半导体柱区17与第一导电类型半导体漂移区10的上、下表面平齐。进一步的，第一导电类型半导体漏区9下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第一导电类型半导体缓冲层18。所述侧面第一导电类型半导体缓冲层18的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。进一步的，深介质沟槽4下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4底壁的底面第一导电类型半导体缓冲层19。所述底面第一导电类型半导体缓冲层19的掺杂浓度可以是均匀掺杂，也可以是沿金属化漏极5至金属化源极3方向递减。进一步的，当侧面第一导电类型半导体缓冲层18和底面第一导电类型半导体缓冲层19同时存在时，侧面第一导电类型半导体缓冲层18的掺杂浓度不小于底面第一导电类型半导体缓冲层19的掺杂浓度。进一步的，第二导电类型半导体体区7下方的第一导电类型半导体漂移区10中还设置有紧贴深介质沟槽4侧壁的侧面第二导电类型半导体缓冲层。所述侧面第二导电类型半导体缓冲层的掺杂浓度可以是均匀掺杂，也可以是自上而下递减。进一步的，第一导电类型半导体缓冲层13、侧面第一导电类型半导体缓冲层18、底面第一导电类型半导体缓冲层19的掺杂浓度大于第一导电类型半导体漂移区10的掺杂浓度。进一步的，深介质沟槽4中还设置有与之延伸方向相同且对称设置的第一场板401和第二场板402。其中第一场板401本文档来自技高网...

【技术保护点】
1.一种介质超结MOS型功率半导体器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极(16)和衬底正面的第一导电类型半导体漂移区(10)；第一导电类型半导体漂移区(10)一侧顶层设置有第一导电类型半导体漏区(9)，第一导电类型半导体漏区(9)的上表面设置有漏电极(5)；第一导电类型半导体漂移区(10)另一侧顶层设置有MOS结构，所述MOS结构包括第二导电类型半导体体区(7)、第一导电类型半导体源极区(6)、第二导电类型半导体接触区(8)、源电极(3)和沟槽栅结构；沟槽栅结构包括沟槽栅电极(1)以及设置在沟槽栅电极(1)侧面和底面的沟槽栅介质层(2)；第二导电类型半导体体区(7)设置在沟槽栅结构与第一导电类型半导体漏区(9)之间且紧邻沟槽栅结构设置，第二导电类型半导体体区(7)的结深小于沟槽栅电极(1)的深度；第二导电类型半导体体区(7)和其下方的第一导电类型半导体漂移区(10)通过沟槽介质层(2)与沟槽栅电极(1)相接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(8)并排设置在第二导电类型半导体体区(7)的顶层，其中第一导电类型半导体源极区(6)通过侧面的沟槽介质层(2)与沟槽栅电极(1)相接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(8)的上表面设置有源电极(3)；其特征在于：衬底与第一导电类型半导体漂移区(10)之间设置有第一导电类型半导体缓冲层(13)第一导电类型半导体缓冲层(13)的下表面与衬底的上表面重合，第一导电类型半导体缓冲层(13)的上表面与第一导电类型半导体漂移区(10)的下表面重合；沟槽栅结构与第一导电类型半导体漏区(9)之间的第一导电类型半导体漂移区(10)中设置有深介质沟槽(4)；深介质沟槽(4)的侧面与第二导电类型半导体接触区(8)和第二导电类型半导体体区(7)相接触；所述第一导电类型半导体漂移区(10)中还设置有多晶硅槽，所述多晶硅槽包括多晶硅(11)和设置在多晶硅柱侧面和底面的绝缘介质层(12)，所述多晶硅槽沿深介质沟槽(4)横向延伸方向与第一导电类型半导体漂移区(10)相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与第一导电类型半导体漏区(9)的上表面平齐，其下表面与第一导电类型半导体漂移区(10)的下表面平齐；多晶硅(11)直接与源电极(3)或沟槽栅电极(1)相接触，并通过绝缘介质层(12)与第一导电类型半导体漂移区(10)、第一导电类型半导体缓冲层(13)和漏电极(5)相接触。...

【技术特征摘要】
1.一种介质超结MOS型功率半导体器件，其元胞结构包括：衬底、设置在衬底背面的衬底电极(16)和衬底正面的第一导电类型半导体漂移区(10)；第一导电类型半导体漂移区(10)一侧顶层设置有第一导电类型半导体漏区(9)，第一导电类型半导体漏区(9)的上表面设置有漏电极(5)；第一导电类型半导体漂移区(10)另一侧顶层设置有MOS结构，所述MOS结构包括第二导电类型半导体体区(7)、第一导电类型半导体源极区(6)、第二导电类型半导体接触区(8)、源电极(3)和沟槽栅结构；沟槽栅结构包括沟槽栅电极(1)以及设置在沟槽栅电极(1)侧面和底面的沟槽栅介质层(2)；第二导电类型半导体体区(7)设置在沟槽栅结构与第一导电类型半导体漏区(9)之间且紧邻沟槽栅结构设置，第二导电类型半导体体区(7)的结深小于沟槽栅电极(1)的深度；第二导电类型半导体体区(7)和其下方的第一导电类型半导体漂移区(10)通过沟槽介质层(2)与沟槽栅电极(1)相接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(8)并排设置在第二导电类型半导体体区(7)的顶层，其中第一导电类型半导体源极区(6)通过侧面的沟槽介质层(2)与沟槽栅电极(1)相接触；第一导电类型半导体源极区(6)和第二导电类型半导体接触区(8)的上表面设置有源电极(3)；其特征在于：衬底与第一导电类型半导体漂移区(10)之间设置有第一导电类型半导体缓冲层(13)第一导电类型半导体缓冲层(13)的下表面与衬底的上表面重合，第一导电类型半导体缓冲层(13)的上表面与第一导电类型半导体漂移区(10)的下表面重合；沟槽栅结构与第一导电类型半导体漏区(9)之间的第一导电类型半导体漂移区(10)中设置有深介质沟槽(4)；深介质沟槽(4)的侧面与第二导电类型半导体接触区(8)和第二导电类型半导体体区(7)相接触；所述第一导电类型半导体漂移区(10)中还设置有多晶硅槽，所述多晶硅槽包括多晶硅(11)和设置在多晶硅柱侧面和底面的绝缘介质层(12)，所述多晶硅槽沿深介质沟槽(4)横向延伸方向与第一导电类型半导体漂移区(10)相接且交替排列形成三维介质超结结构，其中多晶硅槽的上表面与第一导电类型半导体漏区(9)的上表面平齐，其下表面与第一导电类型半导体漂移区(10)的下表面平齐；多晶硅(11)直接与源电极(3)或沟槽栅电极(1)相接触，并通过绝缘介质层(12)与第一导电类型半导体漂移区(10)、第一导电类型半导体缓冲层(13)和漏电极(5)相接触。2.根据权利要求1所述的一种介质超结MOS型功率半导体器件，其特征在于：将所述第一导电类型半导体漏区(9)替换为相互独立的第一导电类型半导体Buffer区和设置在第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区；第一导电类型半导体Buffer区上表面的第二导电类型半导体集电区与深介质沟槽(4)接触；第二导电类型半导体集电区与上方的金属化漏极(5)接触，形成IGBT器件。3.根据权利要求1或2所述的一种介质超结MOS型功率半导体器件，其特征在于：第一导电类型半...

【专利技术属性】
技术研发人员：张金平，王康，罗君轶，赵阳，刘竞秀，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51