一种功率器件及其制备方法技术

本发明专利技术提供一种功率器件及其制备方法，包括：衬底，第一外延层，第一沟槽，第一注入区，第二外延层，第二沟槽，第三沟槽，第四沟槽，第二注入区，第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度，第四外延层，源极，栅极，漏极，该结构设置既增大了器件的击穿电压，同时降低了器件的导通电阻，提高了VDMOS器件的性能。

A Power Device and Its Preparation Method

The invention provides a power device and a preparation method thereof, including: a substrate, a first epitaxy layer, a first groove, a first injection area, a second epitaxy layer, a second groove, a third groove, a fourth groove, a second injection area, a third epitaxy layer, an L-shaped second epitaxy layer, and an inner surface of the second epitaxy layer covering the side and part of the bottom surface of the third epitaxy layer. A part of the bottom surface of the three epitaxy layer is connected with the first epitaxy layer. The ion concentration of the third epitaxy layer is higher than that of the first epitaxy layer. The fourth epitaxy layer, source, gate and drain poles are arranged. The structure not only increases the breakdown voltage of the device, but also reduces the on-resistance of the device and improves the performance of the VDMOS device.

【技术实现步骤摘要】
一种功率器件及其制备方法
本专利技术涉及半导体
，具体涉及一种功率器件及其制备方法。
技术介绍
VDMOS(是VDMOSFET的缩写，VerticalDoubleDiffusedMetalOxideSemiconductorFieldEffectTransistor,垂直双扩散金属氧化物半导体场效应晶体管)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。对于功率器件来说，有两个极为重要的参数,一个是导通电阻,另一个是击穿电压，对应用而言希望导通电阻尽可能的小，而击穿电压越高越好。功率器件为了承受高电压，需要采用很厚的低掺杂外延层。通过增加外延层厚度或减小外延层的掺杂浓度，可以提高击穿电压，但这样做的同时却提高了导通电阻，不利于降低器件导通时的功率损耗。由此可见，现有技术在提升VDMOS击穿电压，降低导通电阻之间存在无法解决的矛盾，影响了VDMOS器件的性能继续提升。
技术实现思路
本专利技术实施例基于上述问题，提出了一种功率器件及其制备方法，提高了VDMOS器件的性能。一方面，本专利技术提供了一种功率器件的制备方法，该方法包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的第一外延层；在所述第一外延层上表面形成第一沟槽，所述第一沟槽至少为两个，且所述第一沟槽的数量为偶数；通过注入方式在所述第一沟槽的底面形成第二导电类型的第一注入区；在所述第一沟槽内填充第二导电类型的第二外延层；刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，且所述第二沟槽的深度小于所述第一沟槽；在所述第一外延层上表面形成第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；在所述第三沟槽下方形成第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；通过注入方式在所述第四沟槽的底面形成第二导电类型的第二注入区；在所述第二沟槽内填充第一导电类型的第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度；在所述第三沟槽和所述第四沟槽内填充第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；通过注入方式在所述第三外延层上表面形成第二导电类型的体区和在所述体区上表面形成第一导电类型的源区，所述第二外延层与所述体区共同包裹所述第三外延层的剩余部分；在所述第一外延层上表面形成栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；在所述栅极氧化硅层上表面形成多晶硅层；在所述第一外延层和所述多晶硅层上方形成介质层；在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。进一步地，所述第二外延层的离子浓度大于所述第一注入区的离子浓度。进一步地，所述第一沟槽的深度大于所述第三沟槽和所述第四沟槽深度之和。进一步地，刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，具体包括：刻蚀相邻两个所述第二外延层的部分及其中间部分的所述第一外延层以形成所述第二沟槽。进一步地，所述第四沟槽的深度小于所述第三沟槽的深度。进一步地，所述第二注入区的离子浓度与所述第一注入区的离子浓度大致相等。进一步地，所述第三外延层的离子浓度与所述第四外延层的离子浓度大致相等。另一方面，本专利技术提供了一种功率器件，该功率器件包括：第一导电类型的衬底；形成于所述衬底上表面的第一导电类型的第一外延层；通过注入方式形成于所述第一外延层上表面的第一导电类型的源区和包裹所述源区的第二导电类型的体区；形成于所述体区两侧的第一导电类型的第三外延层；与所述体区共同包裹所述第三外延层的第二导电类型的第二外延层；通过注入方式形成于所述第二外延层下表面的第二导电类型的第一注入区；形成于所述第一外延层上表面的第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；形成于所述第三沟槽下方的第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；通过注入方式形成于所述第四沟槽的底面的第二导电类型的第二注入区；填充于所述第三沟槽和所述第四沟槽内的第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；形成于所述第一外延层上表面的栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；形成于所述栅极氧化硅层上表面的多晶硅层；形成于所述第一外延层和所述多晶硅层上方的介质层；形成于所述介质层上方的第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；形成于所述介质层上方的第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。进一步地，所述第二外延层的离子浓度大于所述第一注入区的离子浓度。进一步地，所述第二外延层的厚度大于所述第四外延层厚度。本专利技术通过上述技术方案，提出了一种带倒T型外延辅助结构的功率器件，在体区周围增加了第一导电类型的第三外延层和第二导电类型的第二外延层，以及在第二外延层下方设置第二导电类型的第一注入区，在不增加外延层厚度和不改变外延层浓度的情况下，增大了耗尽区的面积，提升了器件击穿电压，并且由于外延厚度和浓度没有改变，器件的导通电阻不会增大；同时在外延层内增加了第四外延层，该第四外延层电阻率小于外延层，以及在第四外延层下方设置第二注入区，降低了器件的导通电阻，因此该结构设置的功率器件既增大了器件的击穿电压，同时降低了器件的导通电阻，提高了VDMOS器件的性能。附图说明为为了更清楚地说明本专利技术实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：图1为本专利技术的一个实施例提供的功率器件的制备方法的流程示意图；图2至图8是本专利技术的一个实施例提供的功率器件的制备方法步骤的结构示意图；附图标记说明：1-衬底；2-第一外延层；3-第二外延层；31-第二外延层第一子区；32-第二外延层第二子区；4-第三外延层；5-第四外延层；6-第一沟槽；7-第二沟槽；8-第三沟槽；9-第四沟槽；10-第一注入区；11-第二注入区；12-体区；13-源区；14-栅极氧化硅层；15-多晶硅层；16-介质层；17-第一金属层；18-第三金属层。具体实施方式以下将参阅附图更详细地描述本专利技术。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，本文档来自技高网...

【技术保护点】
1.一种功率器件的制备方法，其特征在于，包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的第一外延层；在所述第一外延层上表面形成第一沟槽，所述第一沟槽至少为两个，且所述第一沟槽的数量为偶数；通过注入方式在所述第一沟槽的底面形成第二导电类型的第一注入区；在所述第一沟槽内填充第二导电类型的第二外延层；刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，且所述第二沟槽的深度小于所述第一沟槽；在所述第一外延层上表面形成第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；在所述第三沟槽下方形成第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；通过注入方式在所述第四沟槽的底面形成第二导电类型的第二注入区；在所述第二沟槽内填充第一导电类型的第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度；在所述第三沟槽和所述第四沟槽内填充第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；通过注入方式在所述第三外延层上表面形成第二导电类型的体区和在所述体区上表面形成第一导电类型的源区，所述第二外延层与所述体区共同包裹所述第三外延层的剩余部分；在所述第一外延层上表面形成栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；在所述栅极氧化硅层上表面形成多晶硅层；在所述第一外延层和所述多晶硅层上方形成介质层；在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。...

【技术特征摘要】
1.一种功率器件的制备方法，其特征在于，包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的第一外延层；在所述第一外延层上表面形成第一沟槽，所述第一沟槽至少为两个，且所述第一沟槽的数量为偶数；通过注入方式在所述第一沟槽的底面形成第二导电类型的第一注入区；在所述第一沟槽内填充第二导电类型的第二外延层；刻蚀所述第一外延层及所述第二外延层的部分形成第二沟槽，且所述第二沟槽的深度小于所述第一沟槽；在所述第一外延层上表面形成第三沟槽，所述第三沟槽位于两个所述第二沟槽之间，所述第三沟槽的深度小于所述第一沟槽的深度；在所述第三沟槽下方形成第四沟槽，所述第四沟槽与所述第三沟槽连接，所述第四沟槽的宽度大于所述第三沟槽的宽度；通过注入方式在所述第四沟槽的底面形成第二导电类型的第二注入区；在所述第二沟槽内填充第一导电类型的第三外延层，所述第二外延层为L型，所述第二外延层的内侧面覆盖所述第三外延层的侧面和部分底面，所述第三外延层的部分底面与所述第一外延层连接，所述第三外延层的离子浓度大于所述第一外延层的离子浓度；在所述第三沟槽和所述第四沟槽内填充第一导电类型的第四外延层，所述第四外延层的离子浓度大于所述第一外延层的离子浓度；通过注入方式在所述第三外延层上表面形成第二导电类型的体区和在所述体区上表面形成第一导电类型的源区，所述第二外延层与所述体区共同包裹所述第三外延层的剩余部分；在所述第一外延层上表面形成栅极氧化硅层，所述栅极氧化硅层下表面与所述第四外延层连接，所述栅极氧化硅层的一端与所述源区连接；在所述栅极氧化硅层上表面形成多晶硅层；在所述第一外延层和所述多晶硅层上方形成介质层；在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。2.根据权利要求1所述的功率器件的制备方法，其特征在于，所述第二外延层的离子浓度大于所述第一注入区的离子浓度。3.根据权利要求1所述的功率器件的制备方法，其特征在于，所述第一沟槽的深度大于所述第三沟槽和所述第四沟槽深度之和。4.根据权利要求1所述的功率器件的制备方法，其特征...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：深圳市心版图科技有限公司，
类型：发明
国别省市：广东,44