【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用本申请基于2017年6月9日提交的日本专利申请No.2017-114046并要求其优先权权益，其公开内容通过引用全部结合于此。
本公开涉及半导体器件及其制造方法。本公开涉及例如包括具有沟槽栅极结构的IGBT的半导体器件以及制造该半导体器件的方法。
技术介绍
IGBT(绝缘栅双极型晶体管)由于其结构而具有寄生NPN结构。当这种寄生NPN结构工作时，会有过电流流过，这会导致IGBT损坏的风险。具体地，当发生诸如短路(负载短路、接地故障和供电故障)的高电压状态和高电流状态时，寄生NPN结构的基极电位由于雪崩电流而升高。这导致寄生NPN结构工作并闩锁，造成IGBT的破坏。对于诸如逆变器应用的IGBT，短路状态下的破坏时间(短路容限)被认为是重要的规格。在设计中，有意地降低传导能力，从而减小短路时的电流量，并且实现高的短路容限。但是，有意降低传导能力会导致传导损耗增加。如上所述，在IGBT中，传导能力(饱和电压)和短路容限之间存在折衷关系。
技术实现思路
减小由寄生NPN结构的工作引起的闩锁的一种有效方法是，如图27和28所示，增加与寄生...
【技术保护点】
1.一种半导体器件，包括：半导体衬底，所述半导体衬底包括上表面；沟槽电极，设置在所述上表面上形成的沟槽内；以及沟槽绝缘膜，设置在所述沟槽电极和所述半导体衬底之间，其中所述半导体衬底包括：第一导电类型的第一半导体层，所述沟槽电极的下端到达所述第一半导体层；第二导电类型的深层，部分地设置在所述第一半导体层上并且与所述沟槽绝缘膜接触；所述第二导电类型的第二半导体层，设置在所述第一半导体层上和所述深层上，并且与所述沟槽绝缘膜接触；以及所述第一导电类型的第三半导体层，设置在所述深层之上的所述第二半导体层上。
【技术特征摘要】
2017.06.09 JP 2017-1140461.一种半导体器件，包括：半导体衬底，所述半导体衬底包括上表面；沟槽电极，设置在所述上表面上形成的沟槽内；以及沟槽绝缘膜，设置在所述沟槽电极和所述半导体衬底之间，其中所述半导体衬底包括：第一导电类型的第一半导体层，所述沟槽电极的下端到达所述第一半导体层；第二导电类型的深层，部分地设置在所述第一半导体层上并且与所述沟槽绝缘膜接触；所述第二导电类型的第二半导体层，设置在所述第一半导体层上和所述深层上，并且与所述沟槽绝缘膜接触；以及所述第一导电类型的第三半导体层，设置在所述深层之上的所述第二半导体层上。2.根据权利要求1所述的半导体器件，其中所述沟槽电极在平行于所述上表面的平面中的一个方向上延伸，并且所述第三半导体层在所述一个方向上的长度小于所述深层在所述一个方向上的长度。3.根据权利要求1所述的半导体器件，其中所述沟槽电极在平行于所述上表面的平面中的一个方向上延伸，并且所述第三半导体层在所述一个方向上的长度基本上等于所述深层在所述一个方向上的长度。4.根据权利要求1所述的半导体器件，其中所述深层的杂质浓度高于所述第二半导体层的杂质浓度。5.根据权利要求2所述的半导体器件，其中多个所述深层和多个所述第三半导体层沿着所述一个方向彼此间隔开地设置，并且所述第三半导体层设置在相邻的所述深层之间的所述第一半导体层之上。6.根据权利要求1所述的半导体器件，还包括其中在所述深层之上未设置所述第三半导体层的部分。7.根据权利要求1所述的半导体层，还包括其中在所述第一半导体层之上未设置所述深层和所述第三半导体层的部分。8.根据权利要求1所述的半导体器件，其中多个所述沟槽电极被设置，相邻的所述沟槽电极之间的部分包括所述第一半导体层、所述深层、所述第二半导体层和所述第三半导体层，并且在除所述沟槽电极之间的所述部分之外的部分上设置所述第二导电类型的浮置层。9.根据权利要求1所述的半导体器件，其中多个所述沟槽电极被设置，所述多个沟槽电极包括一个沟槽电极和另一个沟槽电极，所述第一半导体层、所述深层、所述第二半导体层和所述第三半导体层与设置在所述一个沟槽电极周围的所述沟槽绝缘膜接触，以及所述半导体器件还包括设置在所述另一个沟槽电极周围并且与所述沟槽绝缘膜接触的所述第二导电类型的浮置层。10.根据权利要求1所述的半导体器件，还包括：层间绝缘层，设置在所述半导体衬底上；以及布线层，设置在所述层间绝缘层上，其中所述布线层经由接触而与所述第二半导体层连接，所述接触设置在贯通凹槽内和接触凹槽内，所述贯通凹槽穿过所述层间绝缘层，所述接触凹槽形成在所述第二半导体层中。11.根据权利要求1所述的半导体器件，还包括：层间绝缘层，设置在所述半导体衬底上；以及布线层，设置在所述层间绝缘层上，其中所述布线层经由接触而与所述第二半导体层连接，所...
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