移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法技术

一种移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法。该移位寄存器单元，包括：输入电路(21)，用于根据输入端(INPUT)的输入信号的控制而将电源端的电源电压(VDD)输入至上拉节点(PU)；上拉控制电路(22)，控制上拉节点的电位；下拉控制电路(23)，用于在上拉节点的控制下，控制下拉节点(PD)的电位；下拉电路(26)，用于根据下拉节点的电位的控制下，下拉上拉节点以及输出端(OUTPUT)的电位；上拉电路(24)，用于根据上拉节点的控制，上拉输出端输出的输出信号的电位；以及复位电路(25)，用于将上拉节点与输出端的电位复位，对移位寄存器单元的第一复位端(RESET1)输入下下级移位寄存器单元的输出信号。

【技术实现步骤摘要】
移位寄存器单元、阵列基板栅极驱动电路、显示器以及栅极驱动方法
本专利技术涉及移位寄存器单元以及阵列基板栅极驱动电路，尤其涉及使功耗最低化的面向a-SiTFT的低功耗移位寄存器以及移位寄存器单元。
技术介绍
GOA(GateDriveonArray，栅极驱动阵列)是指将LCD(LiquidCrystalDisplay，液晶显示)面板的栅极驱动集成在玻璃基板上的移位寄存器。GOA电路与阵列基板的栅线连接，作为移位寄存器控制栅线信号。现有技术中的GOA中，由移位寄存器单元形成，各级移位寄存器单元的输出端Gout依次输出驱动信号，从而驱动每一条栅线。但是，现有的移位寄存器中，由于形成输出信号的CLK信号的占空比而导致形成TFT的寄生电流，由此导致功耗增加。为了解决这一技术问题，提供一种将DCholdingtype的GOA应用于PU/PD而使功耗最小化的GOA。此外，在低功耗GOA中，由于输出信号的下降时间增加，导致在移位寄存器单元的输出尚未发生时复位信号就进行复位，从而导致不能充分进行充电的问题。
技术实现思路
鉴于以上的技术问题，本专利技术提供一种移位寄存器单元，阵列基板栅极驱动电路、液晶显示本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括：输入电路，连接到移位寄存器单元的输入端、电源端、以及上拉节点，用于根据输入端的输入信号的控制而将电源端的电源电压输入至上拉节点；上拉控制电路，连接到第一时钟信号端、以及所述上拉节点，用于根据所述第一时钟信号端输入的第一时钟信号，控制所述上拉节点的电位；下拉控制电路，连接到高电平信号端、所述上拉节点、下拉节点以及第一低电平信号端，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；下拉电路，连接到所述上拉节点、所述第一低电平信号端、所述下拉节点以及输出端，用于在所述下拉节点的电位的控制下，下拉所述上拉节点以及所述输出端的电位；上拉电路，连接到所述高...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：输入电路，连接到移位寄存器单元的输入端、电源端、以及上拉节点，用于根据输入端的输入信号的控制而将电源端的电源电压输入至上拉节点；上拉控制电路，连接到第一时钟信号端、以及所述上拉节点，用于根据所述第一时钟信号端输入的第一时钟信号，控制所述上拉节点的电位；下拉控制电路，连接到高电平信号端、所述上拉节点、下拉节点以及第一低电平信号端，用于在所述上拉节点的电位的控制下，控制所述下拉节点的电位；下拉电路，连接到所述上拉节点、所述第一低电平信号端、所述下拉节点以及输出端，用于在所述下拉节点的电位的控制下，下拉所述上拉节点以及所述输出端的电位；上拉电路，连接到所述高电平信号端、所述上拉节点以及所述输出端，用于在所述上拉节点的控制下，上拉所述输出端输出的输出信号的电位；以及复位电路，连接到第一复位端、所述上拉节点、第二低电平信号端、以及所述输出端，用于在所述第一复位端输入的信号的控制下，将所述上拉节点与输出端的电位复位。2.如权利要求1所述的移位寄存器单元，其特征在于，对所述第一复位端输入下下级移位寄存器单元的输出信号。3.如权利要求1所述的移位寄存器单元，其特征在于，所述输入电路包括：第一晶体管，其栅极连接到所述输入端，被输入输入信号，其漏极连接到所述电源端，被输入所述电源电压，其源极连接到所述上拉节点。4.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制电路包括：第十二晶体管，其栅极连接到所述上拉节点，漏极连接到所述第一时钟信号端；以及电容，其一端连接到所述第十二晶体管的源极，另一端连接到所述上拉节点。5.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制电路包括：第五晶体管，其漏极连接到所述高电平信号端，源极连接到所述下拉节点；第六晶体管，其栅极连接到所述上拉节点，漏极连接到所述下拉节点，源极连接到所述第一低电平信号端；第八晶体管，其栅极连接到所述上拉节点，漏极连接到所述第五晶体管的栅极，源极连接到所述第一低电平信号端；第九晶体管，其栅极与漏极连接到所述高电平信号端，源极连接到所述第五晶体管的栅极。6.如权利要求1所述的移位寄存器单元，其特征在于，所述下拉电路包括：第十晶体管，其栅极连接到所述下拉节点，漏极连接到所述上拉节点，源极连接到所述第一低电平信号端；以及第十一晶体管，其栅极连接到所述下拉节点，漏极连接到所述输出端，源极连接到所述第一低电平信号端。7.如权利要求1所述的移位寄存器单元，其特征在于，所述复位电路包括：第二晶体管，其栅极连接到所述第一复位端，漏极连接到所述上拉节点，源极连接到所述第二低电平信号端；以及第四晶体管，其栅极连接到所述第一复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端。8.如权利要求7所述的移位寄存器单元，其特征在于，所述复位电路还具有：复位晶体管，其栅极连接到第二复位端，漏极连接到所述输出端，源极连接到所述第二低电平信号端。9.如权利要求8所述的移位寄存器单元，其特征在于，所述第二复位端的复位信号是比第一时钟信号晚一个时钟单位的信号。10.如权利要求1所述的移位寄存器单元，其特征在于，所述上拉电路具有：第三晶体管，其栅极连接到所述上拉节点，漏极连接到所述高电平信号端，源极连接到所述输出端。11.如权利要求1所述的移位寄存器单元，其中，所述输入电路包括：第一晶体管，其栅极连接到所述输入端，被输入输入信号，其漏极连接到所述电源端，被输入所述电源电压，其源极连接到所述上拉节点，所述上拉控制电路包括：第十二晶体管，其栅极连接到所述上拉节点，漏极连接到所述第一时钟信号端；以及电容，其一端连接到所述第十二晶体管的源极，另一端连接到所述上拉节点，所述下拉控制电路包括：第五晶体管，其漏极连接到所述高电平信号端，源极连接到所述下拉节点；第六晶体管，其栅极连接到所述上拉节点，漏极连接到所述下拉节点，源极连接到所述第一低电平信号端；第八晶体管，其栅极连接到所述上拉节点，漏极连接到所述第五晶...

【专利技术属性】
技术研发人员：金志河，袁丽君，王志冲，韩明夫，姚星，商广良，韩承佑，林允植，吕敬，黄应龙，田正牧，郑皓亮，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11