存储器的写操作控制电路及存储器制造技术

本实用新型专利技术实施例公开了一种存储器的写操作控制电路及存储器。写操作控制电路，包括：控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。存储器包括上述写控制电路。本实用新型专利技术对列地址写入延迟电路的时序控制逻辑较为简单。

【技术实现步骤摘要】
存储器的写操作控制电路及存储器
本技术涉及半导体集成电路
，特别涉及一种存储器的写操作控制电路及存储器。
技术介绍
列地址写入延迟(ColumnAddressStrobeWriteLatency，简称CWL)信号控制着从收到写命令到执行写命令的间隔时间，即延迟时间。列地址写入延迟时间，是列地址写入延迟信号控制着从收到写命令到执行写命令的延迟时间的长度，也是在一定频率下衡量支持不同规范的内存的重要标志之一。双倍速率同步动态随机存储器通常利用寄存器设置的列地址写入延迟信号CWL<2:0>直接控制列地址写入延迟电路，这样，列地址写入延迟电路需要包括一个八选一的多路选择器及多个触发器，八选一的多路选择器的八个输入信号和产生的输出信号时序控制逻辑较为复杂，存在风险；同时八选一的多路选择器在切换时会消耗较多的电流，即导致列地址写入延迟电路的时序控制逻辑较为复杂，电流消耗较多，进而导致存储器的时序控制逻辑复杂，功耗较大。因此，如何简化列地址写入延迟电路的时序控制逻辑，是本领域技术人员急需要解决的技术问题。在
技术介绍
中公开的上述信息仅用于加强对本技术的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
技术实现思路
有鉴于此，本技术实施例提供了一种存储器的写操作控制电路及存储器，以至少解决
技术介绍
中存在的技术问题。本技术实施例的技术方案是这样实现的，根据本技术的一个实施例，提供了一种存储器的写操作控制电路，包括：控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。本技术实施例还提供一种动态随机存储器，包括上述任一所述的写操作控制电路。本技术实施例由于采用以上技术方案，其具有以下优点：控制信号产生电路针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令，即第二写命令相对于第一写命令延迟的时钟周期数等于所述控制信号对应的十进制数个时钟周期数和第一数值对应的十进制数个时钟周期数，且等于所述列地址写入延迟信号对应的预设值。即列地址写入延迟信号遍取所有可能，则第二写命令相对于第一写命令延迟的时钟周期数遍取各个预设值。同时，第二写命令相对于第一写命令延迟的时钟周期数包括两部分，一部分是与控制信号对应的十进制数，另一部分是第一数值对应的十进制数。这样，导致对列地址写入延迟电路的时序控制逻辑也分为两部分，一部分是对与控制信号对应的十进制数个时钟周期的延迟的控制，另一部分是进行第一数值对应的十进制数个时钟周期延迟的控制。本技术实施例的存储器的写操作控制电路对列地址写入延迟电路的时序控制逻辑较为简单，进而实现列地址写入延迟电路功耗较小。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本技术公开的一些实施方式，而不应将其视为是对本技术范围的限制。图1为本技术实施例的双倍速率同步动态随机存储器的示意图；图2为图1所示的存储器的写操作控制电路的示意图；图3为图2所示的存储器的写操作控制电路的一个列地址写入延迟电路的示意图；图4为图2所示的存储器的写操作控制电路的又一个列地址写入延迟电路的示意图；图5为图1所示的存储器的写操作控制电路的控制信号产生电路的示意图；图6为本技术实施例的存储器的写操作控制方法的流程图。附图标记说明：100寄存器电路，200控制信号产生电路，300列地址写入延迟电路，310第一延迟电路，311第一延迟电路的命令输出端，320第二延迟电路，321第一输入端，322第二输入端，330第三延迟电路，400选择器，410选择器的控制输入端，421选择器的第一数据输入端，422选择器的第二数据输入端，500触发器。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。实施例一本技术实施例提供了一种双倍速率同步动态随机存储器，如图1所示，包括寄存器电路100，控制信号产生电路200和列地址写入延迟电路300，其中，所述控制信号产生电路200和列地址写入延迟电路300形成写操作控制电路。如图2所示，控制信号产生电路200用于根据从寄存器电路100接收到的列地址写入延迟信号CWL<2:0>产生控制信号CWLr<3:0>，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值。列地址写入延迟电路300与所述控制信号产生电路200连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令，即所述第二写命令相对于所述第一写命令延迟的时钟周期数等于所述控制信号对应的十进制数个时钟周期数和第一数值对应的十进制数个时钟周期数，且等于所述列地址写入延迟信号对应的所述预设值。本实施例的双倍速率同步动态随机存储器的写操作控制电路包括控制信号产生电路和列地址写入延迟电路。控制信号产生电路针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令，即第二写命令相对于第一写命令延迟的时钟周期数等于所述控制信号对应的十进制数个时钟周期数和第一数值对应的十进制数个时钟周期数，且等于所述列地址写入延迟信号对应的预设值。即列地址写入延迟信号遍取所有可能，则第二写命令相对于第一写命令延迟的时钟周期数遍取各个预设值。同时，第二写命令相对于第一写命令延迟的时钟周期数包括两部分，一部分是与控制信本文档来自技高网...

【技术保护点】
1.一种存储器的写操作控制电路，其特征在于，包括：控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。

【技术特征摘要】
1.一种存储器的写操作控制电路，其特征在于，包括：控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。2.根据权利要求1所述的写操作控制电路，其特征在于，所述列地址写入延迟电路包括：第一延迟电路，用于接收所述第一写命令，并将所述第一写命令进行延迟形成第三写命令且延迟的时钟周期数为第一预设数量；第二延迟电路，包括第一输入端和第二输入端，所述第一输入端与所述第一延迟电路连接以接收所述第三写命令，所述第二输入端与所述控制信号产生电路连接以接收所述控制信号，所述第二延迟电路用于根据所述控制信号对所述第三写命令进行延迟得到第四写命令，且所述第二延迟电路延迟的时钟周期数为所述控制信号对应的十进制数；以及第三延迟电路，与所述第二延迟电路连接以接收所述第四写命令，用于将所述第四写命令进行延迟形成所述第二写命令且延迟的时钟周期数为第二预设数量；其中，所述第一预设数量和所述第二预设数量之和等于所述第一数值对应的十进制数。3.根据权利要求2所述的写操作控制电路，其特征在于，所述列地址写入延迟信号所表示的二进制数为K位，以及所述控制信号所表示的二进制数为K+1位；其中，K是大于等于2的正整数。4.根据权利要求3所述的写操作控制电路，其特征在于，所述第二延迟电路包括K+1个选择器，且所述选择器是二选一的选择器；第K+1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第K+1位信号，所述第K+1个选择器的第一数据输入端与所述第一延迟电路的命令输出端连接，所述第K+1个选择器的第二数据输入端和所述第一延迟电路的命令输出端之间串联2K个触发器；第K个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第K位信号，所述第K个选择器的第一数据输入端与所述第K+1个选择器的输出端连接，所述第K个选择器的第二数据输入端与所述第K+1个选择器的输出端之间串联2K-1个触发器；如此下去，直至，第1个选择器的...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34